FaMAF - Leccion Clase VHDL 08
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CURSO VHDL LECCIÓN 08
• Lección 8: MÁQUINAS DE ESTADO
– 8_1 – INTRODUCCIÓN
– 8_2 – ESTILO DE DISEÑO #1
– 8_3 – ESTILO DE DISEÑO #2
– 8_4 – ESTILO DE CODIFICACIÓN
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CURSO VHDL LECCIÓN 08
• Lección 8: MÁQUINAS DE ESTADO
– 8_1 – INTRODUCCIÓN
– 8_2 – ESTILO DE DISEÑO #1
– 8_3 – ESTILO DE DISEÑO #2
– 8_4 – ESTILO DE CODIFICACIÓN
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8_1 INTRODUCCIÓN 1/1
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CURSO VHDL LECCIÓN 08
• Lección 8: MÁQUINAS DE ESTADO
– 8_1 – INTRODUCCIÓN
– 8_2 – ESTILO DE DISEÑO #1
– 8_3 – ESTILO DE DISEÑO #2
– 8_4 – ESTILO DE CODIFICACIÓN
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8_2 ESTILO DE DISEÑO 1/7
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8_2 ESTILO DE DISEÑO 2/7
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8_2 ESTILO DE DISEÑO 3/7
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8_2 ESTILO DE DISEÑO 4/7
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8_2 ESTILO DE DISEÑO 5/7
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8_2 ESTILO DE DISEÑO 6/7
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8_2 ESTILO DE DISEÑO 7/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 1/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 2/7
• -----------------------------------------------------------------------------
• LIBRARY IEEE;
• USE IEEE.STD_LOGIC_1164.ALL;
• -----------------------------------------------------------------------------
• ENTITY COUNTER IS
• PORT( CLK, RST: IN STD_LOGIC;
• COUNT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
• END COUNTER;
• -----------------------------------------------------------------------------
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8_2 EJEMPLO 8-1 CONTADOR BCD 3/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 4/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 5/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 6/7
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8_2 EJEMPLO 8-1 CONTADOR BCD 7/7
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8_2 EJEMPLO 8-2 MÁQUINA DE ESTADO SIMPLE 1/5
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8_2 EJEMPLO 8-2 MÁQUINA DE ESTADO SIMPLE 2/5
• -----------------------------------------------------------------------------
• LIBRARY IEEE;
• USE IEEE.STD_LOGIC_1164.ALL;
• -----------------------------------------------------------------------------
• ENTITY SIMPLE_FSM IS
• PORT( A,B,C,D,CLK, RST: IN BIT;
• X: OUT BIT);
• END SIMPLE_FSM;
• -----------------------------------------------------------------------------
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8_2 EJEMPLO 8-2 MÁQUINA DE ESTADO SIMPLE 3/5
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8_2 EJEMPLO 8-2 MÁQUINA DE ESTADO SIMPLE 4/5
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8_2 EJEMPLO 8-2 MÁQUINA DE ESTADO SIMPLE 5/5