低電圧駆動トンネルトランジスタ 素子と周辺技術に …...Undoped...
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1 低電圧駆動トンネルトランジスタ 素子と周辺技術について 北海道大学・大学院情報科学研究科 量子集積エレクトロニクス研究センター 冨岡克広
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低電圧駆動トンネルトランジスタ素子と周辺技術について
北海道大学・大学院情報科学研究科
量子集積エレクトロニクス研究センター
冨岡克広
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本研究のポイント
•低消費電力を実現できる新しい半導体接合とトンネルFETを開発
電子機器・集積回路の消費電力を90%以上削減可能
• スイッチングの良さを示すサブスレッショルド係数で世界最小値を実現
•ナノメートルレベルの結晶成長技術で新しい界面を創成
•従来からあるシリコントランジスター工程を使える
•次世代エレクトロニクスの省エネルギー化への道を開く2
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トランジスター
http://www.ssis.or.jp/museum2010/exhibi304.htm US特許3102230号
最初のトランジスター（点接触型） 電界効果型トランジスター(MOSFET)
１９４７年 １９６０年
トランジスタ：電圧をかけて電流の大きさを制御する仕組み
例） 水道の蛇口と感覚は一緒
バルブ => 電圧
水量 => 電流の大きさ3
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集積回路
トランジスターのスイッチ
電圧をかけた時に電流が流れるか流れないかで1 (ON) と0 (OFF)を判定 => デジタル計算に応用
マイクロプロセッサ現在
Intel ホームページ
トランジスタースイッチを小さくして、沢山敷き詰めることで、高性能化
大きさ：22ナノメートル
トランジスターの数: ～15億個
髪の毛の太さの4000分の1赤血球の大きさの300分の１
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LSIチップの電力密度（発熱量）が非常に大きい！！
どんな最新技術を駆使しても、集積回路の電力をさげることはできない。
原子炉の温度
ロケットノズルの温度
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マイクロプロセッサの問題点
今のLSIはどうやって対処しているか？ ＝＞扇風機で対処
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トランジスター微細化の問題点
（1）リーク電流
スイッチOFF状態で小さな電流が流れる
ＯＮ状態 ＯＦＦ状態
待機電力が大きくなる
バルブを閉めてもちょろちょろ水が流れる状態
最新のトランジスター：立体ゲート構造を導入=>一本の蛇口に３つバルブを取り付けて、漏れを防ぐ
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（２）トランジスターの物理限界
トランジスター微細化の問題点
電流を一桁上げるのにどのくらい電圧をかけるか？
トランジスターのスイッチ性能：サブスレッショルド係数
水道で1Lから10L流すのにバルブをどれくらい開ければよいか？
トランジスターの電流は電子（正孔）の拡散機構で流れる
ＯＮ状態ＯＦＦ状態
サブスレッショルド係数に理論限界をもたらす
バルブの開き具合に限界ができる。
ＳＳ = 2.3kBT/q = 60 mV/dec
電圧・電力が急増
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MOSFETの物理限界：サブスレッショルド特性
I DS
(A
/mm
)
Gate voltage, VG (V)0 0.5 1.0
10-8
10-6
100
10-2
10-4
SS
=60 mV/dec
Steep-slope SS
< 60 mV/dec
OFF
ONSS = 2.3kBT/q ~ 60 mV/dec (物理限界)
LSIの駆動電力 (供給電圧)2
供給電圧 = 5 ×オン電圧
オン電圧 = サブスレッショルド係数×(Ion/Ioff)
P = nfc CLVDD2+n IOFFVDD
LSIの待機電力 オフリーク電流
MOSFET：電荷の熱拡散
Steep-slopeトランジスタ：
電荷の熱拡散以外の原理でスイッチング=> MOSFETの物理限界を下回るサブスレッショルド特性の実現 LSIの駆動電力、待機電力の大幅な削減 駆動電圧 0.5 V以下：SS < 30 mV/decが必要
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トランジスターの物理限界を突破するには？
拡散機構を使わない電流の流し方が必要 =>新型トランジスター
トンネル効果エネルギー的に通常は超えることのできない領域を粒子が一定の確率で通り抜ける現象。
半導体中のトンネル効果は、江崎玲於奈博士によって発見された（1972年ノーベル物理学賞）
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Physical Review
109 (1958) pp.603-604
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トランジスターの物理限界を突破するには？
トンネルトランジスター： トンネル効果を使ったトランジスター
電子がトンネルするかしないかでON,OFF状態を決める
従来のトランジスターのサブスレッショルド係数で理論限界がなくなる。
世界中のトランジスターメーカーが、トンネルトランジスターの開発にしのぎを削っている。
インテル、ＩＢＭ、サムソン、ＴＭＳCなど学術研究機関
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スイッチ素子：CMOS 技術の変遷
ゲート構造Fin 構造(Tri-gate)
シリコン・歪シリコン
熱拡散機構
0.8 - 0.5 V0.5 – 0.3 V
Sub 0.3 V
FET動作電圧VDD
III-Vs/Ge/TMD
ナノワイヤ構造
トンネル輸送機構
FET 集積構造 平面集積 縦方向集積
チャネル材料
スイッチ機構
Katsuhiro Tomioka, Nature, 526, 51 (2015)
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Notre Dame
Cornell
Udine TSMC
Peking
U
CMUPittsburgh
Penn State
UT
Dallas
UCSB
Berkeley
UCSD
Lund
IITPurdue
UVA
Bologna
EPF
LToshiba
IBM - Zurich
Twente
MIT
Pisa
Jülich
AachenU-Minnesota
UC-Riverside
AIST
Hokkaido
U-Tokyo
IMEC
UCLA
SKKU
U-Illinois
UT
Austin
Intel
NIST
34 laboratories - 2015
トンネルFETの筆者の立ち位置：2015年現在
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研究の概要
ナノメートルスケールの結晶成長で、これまで難しかったシリコンとIII-V族化合物半導体を接合し、電子がトンネルしやすい界面を作り、トンネルトランジスターを開発する。
シリコン
III-V族化合物半導体GaAs, InGaAs, InP
シリコンと化合物半導体を接合することは難しかった。
半導体の二大材料LSI
LED 携帯の無線
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穴あけ
ナノワイヤの作製
実験の概要：新しい接合の作り方
シリコン基板
ガラス
ガラス
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発見：ナノスケールのシリコンとIII-V族化合物界面
高分解能断面透過電子顕微鏡観察像
トンネル輸送が起こりやすい界面が自然につくられる
p+-Si
Si-doped
InAs ナノワイヤ
B-doped p+-Si(111)
: 4 x 1019 cm-3
シリコン
砒化インジウム
EF
0.4 eV
0.1 eV
EC
EV
EV
砒化インジウム
シリコン砒化インジウム
シリコン
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本研究の成果：
トンネルを起こしやすい界面をシリコンと化合物半導体の接合で実現し、新型トンネルトランジスターを開発しました。
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試作品
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従来のトランジスターの理論限界を突破
電子がシリコンと砒化インジウムの間を電子がトンネル効果ですり抜けるため、電流が流れる。 18
－
－
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今のトランジスター工程にも導入できる
(I)
(II)
(III)
(IV)
・これまでは特殊な面で作っていたが、今のシリコントランジスターで使われている市販基板にナノワイヤを作るだけで、新型トンネルトランジスターができる。（特許出願済み）
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・サブスレッショルド係数最小値は60 mV/decまで市販品：60 – 100 mV/dec
エレクトロニクス分野の省エネ化に貢献
・消費電力の急増が問題
従来のトランジスタースイッチ
新しいトンネルトランジスター
本研究がもたらすブレイクスルー
・駆動電圧を3分の１以下にできる＝＞ 電力は10分の１以下に。
・サブスレッショルド係数の理論限界突破試作品最小値は21 mV/dec
理論的には10 mV/dec以下可能
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本研究がもたらすインパクト
インテルホームページより
スマートフォン、ノートパソコン、デスクトップなどあらゆる電子機器について、理論上、消費電力を１０分の１にできる要素技術を開発した。
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世界の半導体売上：20-30兆円規模*)
この根幹を担う基礎技術を開発
＊）http://www.gartner.co.jp/press/html/pr20120419-01.html
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なぜインテルやＩＢＭにはできない？
・髪の毛の4000分の1ほどの小さな領域に不純物原子を入れなければいけない。今の科学技術では不可能。
既存の技術でトンネルトランジスターを作るには？
・ナノワイヤを作るだけで、トンネルを起こしやすい構造を自然に創れる。
筆者の技術は？
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ナノワイヤ真性層形成技術（その他の技術）
【結晶成長MOVPE法のデメリット】 有機金属原料による炭素ドーピングが不可避材料や成長温度に依るが、不純物密度1016 – 1017 cm-3, n型
30 nm
1 nm
Zn atom (p型不純物原子) Single Zn atom in InAs NW (d: 30 nm, h: 1 nm)
Net carrier concentration: 4.7 x 1017 cm-3
対象物がnmオーダーの微細構造になると、一つの不純物原子が占める密度は大きくなる。一般的な補償ドーピング技術では、p型になってしまう。
【如何に炭素不純物を補償（中和）するか？】 カウンタードープで電気的に中性にする。（真性層）不純物密度1013-1014cm-3, 化合物では1015cm-3台で十分
不純物パルスドーピング技術を用いたナノワイヤ作製方法
Intrinsic
InAs
Intrinsic
InAs
n+-InAs
NW
n+-InAs
NW
Undoped InAsナノワイヤの不純物密度に対して、1016 cm-3程度のp型不純物をX秒に1回ずつ供給することでn型不純物を補償し、電気的に中性な真性層を作る
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【パルスドーピング技術】
K. Tomioka et al.,
Nano Lett.
13, 5822 (2013)
●縦型FET構造で閾値シフトを確認真性層の形成達成
● トンネルFET構造で立ち上がり電圧を調整できることを実証
ナノワイヤ真性層形成技術（その他の技術）
K. Tomioka et al.,
Appl.Phys.Lett.
104, 073507 (2014)
冨岡克広、福井孝志 –
特願2013-168048 (2013年8月13日）
-20
-15
-10
-5
0
5
-0.1 0 0.1 0.2 0.3 0.4 0.5 0.6
Curr
en
t de
nsity (
mA
/cm
2)
Voltage (V)
AM1.5G
FF = 0.585
η = 4.66%
FF = 0.721
η = 7.14%
w/ contact layer
w/o contact layer
E. Nakai et al., Jpn J. Appl. Phys.
54 (2015) 015201
●ナノワイヤ成長モードを維持しながら高濃度ドーピング可能
InGaAsナノワイヤ縦型FET InAs/Si トンネルFET
InGaAsナノワイヤ太陽電池
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まとめ
• 低消費電力を実現できる新型トランジスターを開発。
スイッチングの良さを示すサブスレッショルド係数で
世界最小値を実現。ナノメートルレベルの結晶成長技術で新しい界面を創成。
• 次世代エレクトロニクスの省エネルギー化への道を開く。
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2025年のIT機器の電力消費量は、すべての電力需要の20%を占めると予想されている注)。これらを大幅に削減する基礎技術の一端を開発。
注）経済産業省商務情報政策局「グリーンITイニシアティブ」平成20年5月より
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実用化に向けた課題
CMOS集積技術、回路応用技術、歩留まり研究
低電圧センサー素子、個別素子の歩留まり
現在：
新しい接合界面の潜在性を実証、縦型トランジスタ作製技術の確立、ナノワイヤ作製技術
今後：
集積回路応用技術（p-TFET, 回路設計）
新しいアイデア
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企業への期待
・集積回路、応用技術を有した企業との共同研究を希望
・化合物半導体を開発中の企業、エレクトロニクス、IoT分野への展開
・半導体ナノワイヤ選択成長技術を使って、
新しいことをしたい 等
集積技術、CMOS技術以外でも、創意工夫が見込めれば幅広い共同研究が可能です。半導体ナノワイヤ選択成長、デバイスプロセス等
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本技術に関する知的財産権
発明の名称
：トンネル電界効果トランジスタおよびその製造方法
出願番号
：特願2009-227564
公開番号
：
登録番号
特許第5652827号
発明者 ：冨岡克広、福井孝志、田中智隆
出願人 ：北海道大学
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【1】ナノワイヤMOS界面の平坦化
トンネル電界効果トランジスタ、その製造方法およびスイッチ素子 2014/8/12PCT/JP2014/004175
【2】微細ナノワイヤの真性層形成技術
III－Ｖ族化合物半導体ナノワイヤ、電界効果トランジスタおよびスイッチ素子 2014/10/29PCT/JP2014/005463
本技術に関する知的財産権（その他）
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産学連携の経歴• 2006年-2011年 本田技術研究所と共同研究
半導体ナノワイヤ太陽電池（出向2人受入）
• 2009年-2012年 JSTさきがけ事業に採択
• 2012年-2015年 JSTさきがけ事業に採択
お問い合わせ先国立大学法人北海道大学
産学・地域協働推進機構産学推進本部
産学協働マネージャー
博士（工学）
小野寺 晃一 Koichi Onodera
TEL:011-706-9559 FAX:011-706-9550
E-mail：[email protected]
