EDA 技术及应用

实验安排

实验一： 八位全加器的设计

要求： 1 、用 VHDL 设计四位半加器模块。 2 、用图形方式构成八位全加器的顶层文件。 3 、完成八位全加器的功能和时序仿真。 4 、熟悉 MAX+PLUS II 开发系统，初步掌握 EDA 技术的设计流程。

实验二： 1 、具有清除端、使能端，计数范围为 0-999 的计数器设计。输出为 8421BCD 码。 2 、 8421BCD 码 --- 七段 LED 译码显示电路设计。要求： 1 、用 VHDL 设计上述两个电路，用元件例化的 方式实现顶层设计。 2 、完成功能仿真和时序仿真。 3 、对设计结果进行时间分析（延迟、建立保 持时间和最高工作频率） 5 、检查管脚情况，并进行手动分配。 4 、掌握 VHDL 设计的基本方法，进一步熟悉 MAX+PLUSII 的使用。

设计参考：1 、七段数码管显示驱动电路

输入 “ 0”：译码值“ 011 ， 1111”，3F输入 “ 1”：译码值“ 000 ， 0110”，06输入 “ 2”：译码值“ 101 ， 1011”，5B

a

b

c

d

e

f g

输入 “ 3”：译码值“ 100 ， 1111”，4F输入 “ 4”：译码值“ 110 ， 0110”，66输入 “ 5”：译码值“ 110 ， 1101”，6D输入 “ 6”：译码值“ 111 ， 1101”，7D输入 “ 7”：译码值“ 000 ， 0111”，07输入 “ 8”：译码值“ 111 ， 1111”，7F输入 “ 9”：译码值“ 110 ， 1111”，6F注意：译码值的高位和低位的选择与接线的顺序相关

g a

2 、计数、显示电路

999

计数器

显示译码电路1

显示译码电路2

显示译码电路3

数码管1

数码管2

数码管3

百位

十位

个位

[3..0]

[3..0]

[3..0]

[6..0]

[6..0]

[6..0]

clear

en

clk

实验三： 扫描显示电路设计要求： 1 、了解实验系统箱中数码管显示模块及时钟 模块的工作原理，学习使用实验系统箱。 2 、设计显示信号选择及扫描控制电路。 3 、将实验二中的计数值用数码管显示出来。

4 、将设计结果下载到实验箱中，按设计模块 连线，并检查设计结果。

1 、实验箱中的数码管显示模块

1） 8位数码管

2）显示信号输入： 输入信号为 7段显 示译码电路的输 出信号，对应为： a b c d e f g和 Dp 。

3）数码管选择信号 某一个时刻那一个 数码管显示由选择 信号 SEL[3..0] 决 定。

第一位 第二位 · · · · · · 第八位LED 数码管显示关系

选择信号状态

数码管状态

SEL2 SEL1 SEL0

1 1 1 1位亮1 1 0 2 位亮1 0 1 3 位亮1 0 0 4 位亮0 1 1 5 位亮0 1 0 6 位亮0 0 1 7 位亮0 0 0 8 位亮SEL 脚悬空为高电平。

2 、实验箱中的数字时钟模块1） CLK0 由跳线 JP7 设置。2） CLK1 由 JP1 和 JP8 设置。 CLK1=20*F_SEL1*CLK1 MHz

3 ） CLK2 由 JP1 、 JP2 和 JP9设置。 CLK2=20*F_SEL1*F_SEL2 *CLK2 MHz4 ） CLK3 由 JP1 、 JP2 、 JP3和 JP10 完成设置。 CLK3=20*F_SEL1*F_SEL2 *F_SEL3*CLK3 MHz5 ）类推： CLK4=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*CLK4 MHz

CLK5=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*F_SEL5*CLK5 MHz

接实验箱

的 Sel

扫描时钟 CLK_D 的选择： 为使显示的计数值的可视度较好，扫描时钟 CLK_D>25Hz ，且大于 3倍的计数器频率。

实验四： 8 位数字频率计的设计及实现一、要求： 1、用 VHDL 完成 8位数字频率计的设计，并完 成对设计电路的时序仿真。

2 、频率测量范围： 0 - 99999999 Hz 3 、基准频率： 20 MHz 、 10MHz 、 5MHz 可选。 4 、用实验系统箱实现该频率计，并用数码管 显示所测的频率值。 5、对频率计的测量精度进行分析，完成实验 总结报告，并提出改进设计方案。

二、数字频率计实验的基本原理1、频率测量的基本原理就是在单位时间内计算 待测信号的脉冲个数2、 8位十进制数字频率计的原理框图

控制信号发生器

8 位十进制计数器

锁存器

扫描显示电路

FSIN

RST

CLK TSTEN

CLR_CNT

CNT[31..0]

LOAD

REG[31..0]

数码管

CLK_D

Dout[6..0]

Sel [6..0]

RSTCLK

TSTEN

CLR_CNTLOAD

1S 2S

CLK TESTEN

RST CLR_CNT

LOAD

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10

TESTCTL

DIN[3..0]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[19..16]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[23..20]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[27..23]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[31..28]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[7..4]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[11..8]

CLK CQ[3..0] CLR CARRY_OUT ENA

CNT10DIN[15..12]

LOAD DOUT[31..0]

DIN[31..0]

REG32B

DOUT [31..0] DO[3..0]

SEL[2..0]

CLK_D SEL[2..0]

CLK CLK_1

CNT78125

Fsin

CLK_0.5

CLK_0.5

DIN[31..0]

DIN[3..0] Dout[6..0]

LED

Clk_78125

rst

CLK_D

Dout_d[6..0]

SEL[2..0]

前三个实验每个实验时间为一次（ 4 学时），

第四个实验时间为二次（ 8 学时）。