Elemen-elemen Yang Mencabar Penghayatan Dan Nilai-nilai Murni
DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI...
Transcript of DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI...
DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI MATRIKS
QDCT PADA PROSES KOMPRESI JPEG.
Drs. Lingga Hermanto, MM,. MMSI.,1
Tommy Kurniardi2
1. Dosen Universitas Gunadarma
2. Mahasiswa Universitas Gunadarma
Fakultas Ilmu Komputer dan Teknologi Informasi
Universitas Gunadarma
Abstraksi
Kompresi citra merupakan proses untuk meminimalkan jumlah bit yang
merepresentasikan suatu citra sehingga ukuran citra menjadi lebih kecil. Permasalahan
utama yang dihadapi adalah besarnya jumlah data dan juga waktu tunggu yang relatif
lama. Semakin tinggi resolusi citra akan mengakibatkan memori penyimpanan semakin
besar. Salah satu solusi yang dilakukan adalah meminimalkan penggunaan memori dan
pengembangan algoritma dan metode yang mampu mengkompres data multimedia
sekecil mungkin dengan tetap menjaga kualitas informasi. Proses kuantisasi bertujuan
untuk mengurangi jumlah bit yang digunakan untuk pengkodean informasi yang
terkandung dalam Matriks DCT. Proses QDCT merupakan gabungan dari proses DCT
dan kuantisasi. Perancangan Memori yang akan digunakan untuk menyimpan nilai-nilai
Matriks sebagai pendukung proses QDCT, agar nilai-nilai Matriks yang dipergunakan
tidak melebihi penyimpanan nilai atau batas Error maksimal untuk mendukung proses
Real Time. Tujuan penulisan ini adalah memahami dan menganalisis perancangan
Memori sebagai pendukung proses QDCT dan proses tersebut dibentuk ke dalam
rangkaian elektronika dan diimplementasikan pada IC FPGA Spartan 3E. Batas Error
maksimal adalah 0,5. Semakin kecil nilai Error yang dihasilkan semakin presisi pula hasil
kompresinya.
1. Pendahuluan
Saat ini, kita tidak pernah lepas dari dunia
Multimedia, baik media tulisan maupun suara
dan gambar. Kita memanfaatkannya ketika
beraktivitas. Misalnya menonton televisi
ataupun film. Dunia Multimedia saat ini
berkembang dengan sangat pesat.
Perkembangan tersebut akhirnya berdampak
pada perkembangan dunia teknologi, terutama
pada system chip. Pada saat ini,
perkembangan algoritma kompresi untuk citra
atau gambar telah berkem bang pesat.
Berdasarkan hasil analisis menunjukan bahwa
algoritma kompresi citra saat ini sudah
dikembangkan dengan baik. Namun masih
perlu pengembangan agar dapat lebih optimal.
perkembangan media penyimpanan
berkapasitas besar mengakibatkan orang tidak
masalah jika mempunyai data yang berukuran
lebih besar. apabila data tersebut adalah
gambar. maka dengan metode kompresi cita
data gambar tersebut akan lebih mudah di
manajemen. kompresi citra adalah proses
untuk meminimalkan jumlah bit yang
merepresentasikan suatu citra sehingga ukuran
citra menjadi lebih kecil. pada dasarnya teknik
kompresi citra digunakan untuk proses
transmisi data dan penyimpanan data.
kompresi citra banyak diaplikasikan pada
penyiaran televisi, penginderaan jarak jauh,
dan lain-lain.
Semakin tingginya resolusi citra akan
mengakibatkan memori penyimpanan semakin
besar dan juga waktu tunggu untuk transmisi
citra semakin lama. Yang selalu menjadi
permasalahan utama yang dihadapi adalah
besarnya jumlah data atau informasi yang
terkandung dalam citra dan video. Sehingga
untuk penyimpanannya membutuhkan memori
yang besar dan juga untuk transmisinya
membutuhkan waktu tunggu yang relatif lama.
Untuk mengantisipasi kedua hal tersebut, telah
dikembangkan algoritma kompresidiantaranya
adalah JPEG.
Banyak yang sudah melakukan algoritma
kompresi citra atau JPEG, namun hasil
kompresinya yang berukuran kecil tetapi
kualitas yang dihasilkan tidak jauh berkurang.
Tetapi perkembangan algoritma kompresi
tidak berhenti, tetap selalu berkembang. Saat
ini, yang telah bermunculan algoritma
kompresi citra yang lebih baik, yang
menghasilkan ukuran data yang lebih kecil
dan kualitas gambar yang juga lebih baik.
Salah satu solusi yang dapat dilakukan untuk
mempercepat waktu komunikasi dan sekaligus
meminimalkan penggunaan memori adalah
pengembangan algoritma dan metode yang
mampu mengkompres data multimedia sekecil
mungkin dengan tetap menjaga kualitas
informasi. Bagian dari kompresi citra atau
gambar yang masih dapat dioptimalkan adalah
proses transformasi, proses kuantisasi dan
proses koding. Bagian dari algoritma
kompresi citra JPEG yang masih dapat
dioptimalkan adalah pada proses transformasi,
proses kuantisasi dan proses coding. Dua
proses utama dalam kompresi citra JPEG
adalah proses DCT (Discreet Cocinus
Transform) dan quantisasi. Kedua proses ini
dilakukan secara terpisah dan sangat
menentukan kualitas citra kompresi dan
kecepatan kompresi dan rekonstruksi citra.[3]
Ada beberapa pilihan dalam menentukan
suatu platform perangkat keras untuk
perancangan elektronik, mulai dari prosesor
tertanam, ASIC atau Aplication Spesific
Integrated Circuits, Programmable Micro-
Processor atau lebih dikenal dengan
mikrokontroler, FPGAs hingga PLDs atau
Programmable Logic Device. Apabila suatu
rancangan membutuhkan sebuah piranti
terprogram dan sering terjadi perubahan
rancangan dan algoritma yang melibatkan
berbagai macam operasi yang kompleks,
seperti perkalian, pembagian, pengurangan,
dan penjumlahan, maka perlu menggunakan
prosessor pemroses sinyal yang dapat
diprogram ulang secara mudah menggunakan
bahasa tingkat tinggi. Jika perangkat keras
tersebut membutuhkan kecepatan yang tinggi,
dan apabila rancangan memiliki beberapa
fungsi sekaligus atau kombinasi dari kontroler
yang kompleks dengan fungsi-fungsi
perangkat keras yang khusus, maka FPGA
adalah solusinya.
1.1 Rumusan Masalah
a. Menentukan nilai-nilai Matriks QDCT
yang dipilih berdasarkan
prosespenyederhanaan dan perkalian
Matriks.
b. Merancang Sistem Memori yang akan
digunakan untuk menyimpan nilai-nilai
Matriks QDCT untuk proses kompresi
JPEG.
c. Mengimplementasikan rancangan Sistem
Memori untuk kompresi citra secara Real-
time.
d. Rancang bangun sistem Memori dengan
FPGA ini dibatasi oleh beberapa
parameter yang dimiliki FPGA Sparta 3E,
diantaranya: Four Input LUTs, Occupied
Slices, Bonded IOBs, Total Equivalent
Gate Count, Avarage Connection
delay(ns) dan Maximum Pin Delay (ns).
2. Tinjaun Pustaka
Proses DCT adalah proses transformasi
citra dari domain spasial ke domain frequensi
yang mampu memisahkan informasi mulai
pada frekuensi rendah hingga frekuensi tinggi.
Sehingga hal ini memungkinkan untuk
memampatkan jumlah bit dalam setiap pixel
melalui pengurangan atau penghilan-gan
informasi detail (frekuensi tinggi). Hal ini
dilakukan dengan alasan bah-wa mata
manusia tidak terlalu peka terhadap perubahan
informasi detail. Proses DCT dilakukan
melalui perkalian matrik antara setiap blok
citra 8x8 pixel dengan matriks cosinus discret
berdasarkan pada dua persamaan satu dimensi
(1-D) berikut (Wallace, 1992) (ISO/IEC IS,
1993).
atau
dimana N = 8 menentukan ukuran
matriks cosinus [MC] dan ukuran matriks blok
citra [I] serta matriks hasil transformasi [DCT]
8x8. Martriks cosinus [MC] memiliki
komponen nilai konstan C1=0.49039263,
0.4157348, C4=0.35355338, C5=0.27778512,
0.09754516 seperti diberikan berikut ini :
Proses kuantisasi (quantization) bertujuan
untuk mengurangi jumlah bit yang digunakan
utuk pengkodean informasi yang terkandung
dalam matriks [DCT]8x8. Proses kuantisasi
dilakukan melalui pembagian setiap nilai el-
emen matriks [DCT]8x8 terhadap suatu nilai
konstan. Untuk mengetahui seberapa besar
nilai konstan pembagi, terlebih dulu perlu
dipahami karakteristik matriks DCT. Nilai
element-elemen matriks [DCT]8x8
menunjukan distribusi nilai informasi dari
frekuensi rendah (nilai elemen matriks pa-da
posisi kiri atas) hingga informasi frekuansi
tinggi (nilai elemen-elemen martiks dari kiri
ke kanan kemudian kebawa, dari atas ke
bawah kemudian ke kanan). Seperti telah
diuraikan sebelumnya bahwa, system visual
mata manusia sangat peka terhadap perubahan
informasi global (informasi pa-da frekuensi
rendah) dan kurang peka terhadap perubahan
informasi detail (informasi pada frekuensi
tinggi).
Berdasarkan pada karakteristik matriks
[DCT]8x8 dan system visual mata manusia,
maka dapat ditentukan nilai konstanta
pembagi berupa nilai yang relative kecil untuk
kuantisasi informasi frekuensi rendah dan
nilai konstan-ta yang semakin membesar
untuk informasi yang semakin mengarah pada
frekuensi tinggi. Sebagai contoh dibawah
adalah matriks kuantisasi kompre-si JPEG
yang digunakan oleh software Photoshop
untuk kualitas 11.
Proses kuantisasi berperan untuk
mengatur rasio dan kualitas kompresi.
Semakin besar nilai elemen-elemen matriks
maka rasio kompresi akan meningkat sedang
kualitas kompresi akan menurun, Sebaliknya,
semakin kecil nilai elemen-elemen matriks
kuantisasi maka rasio kompresi akan mengecil
dan kualitas kompresi akan meningkat.
Secara matematis, proses kuantisasi dapat
dinyatakan oleh persamaan (2). Proses ini
membutuhkan operasi pembagian sebanyak
jumlah pixel citra yang akan dikompres.
Untuk contoh citra di atas dengan 8,192 mega
pixel, berarti proses kuantisasi membutuhkan
8,192 juta operasi pembagian.
Perlu dipahami bahwa tidak ada standar
matriks kuantisasi, sehingga setiap orang atau
perusahaan dapat membuat dan menggunakan
matriks kuantisasinya sendiri. Namun oleh
karena matriks ini dibutuhkan untuk proses
rekonstruksi citra atau video, maka matriks ini
harus disertakan kedalam file citra atau video
JPEG atau MPEG.
Untuk proses ini, penulis melihat adanya
peluang penelitian untuk menggabungkan
kedua fungsi DCT dan kuantisasi menjadi satu
fungsi yang terintegrasi.[4]
2.1 Optimalisasi Implementasi Algoritma
QDCT
Berikut adalah rancangan transformasi
dari algoritma menjadi konsep rangkaian
elektronik untuk diimplementasikan kedalam
IC FPGA. Proses QDCT dapat dilakukan
melalui perkalian matriks antara matriks
cosine-terkuantisasi [Cq] ukuran 8x8 dengan
blok citra [X] 8x8 pixel seperti diuraikan oleh
persamaan (12). Matriks [Cq] dihitung dengan
menggunakan persamaan (2), dimana C qi
menyatakan nilai elemen ke i dari matriks
[Cq], sedang Q(q,k) adalah fungsi kualitas
kompresi q yang dapat diatur sesuai dengan
yang diinginkan pengguna. Persamaan (4)
memperlihatkan contoh perkalian matriks
[Cq] terhadap satu kolom blok citra. Untuk 7
kolom lainya prosesnya adalah identik,
sehingga cukup diturunkan perkalian pada
satu kolom pertama.
Dapat dihitung jumlah operasi perkalian dan
penjumlahan untuk satu kolom saja adalah
sebanyak 64 perkalian dan 56 penjumlahan.
Persamaan (13) ini dapat disederhanakan
menjadi persamaan (6), (7) dan (8). Dari
ketiga persamaan ini jumlah proses perkalian
berkurang dari 64 menjadi 32 perkalian dan
proses penjumlahan berkurang dari 56
menjadi 36 (T. C.Chen, 1988), (B. G. Lee,
2002).
Persamaan (6), (7) dan (8) dapat
disederhanakan kembali hingga diperoleh :
dengan,
Dari hasil transformasi terakhir ini diperoleh
hanya 14 perkalian dan 32 penjumlahan atau
terjadi reduksi 78% jumlah perkalian dan
reduksi 28% jumlah penjumlahan atau
pengurangan. [3]
2.2 Transformasi Algortirma QDCT ke
Dalam Rangkaian Elektronik
Persamaan (9) hingga persamaan (16)
dapat ditransformasikan ke dalam bentuk
rangkaian elektronika dalam dua bagian.
Bagian pertama adalah sinkronisasi dan
perhitungan signal input dan bagian kedua
adalah proses perkalian antra koefisien
matriks Cq dengan signal keluaran dari bagian
per-tama. Kedua rangkaian tersebut
diperlihatkan pada gambar 2.3 dan gambar 2.4
Gambar 1: Proses sinkronisasi dan
perhitungan signal masukan.
Rangkaian pada gambar 2 terdiri dari 3
blok. Pertama, pada bagian kiri adalah memori
penyimpanan nilai koefisien matriks QDCT
yang telah disederhanakan. Kedua, pada
bagian tengah merupakan rangkaianan pro-ses
perkalian matriks QDC terhadap pixel-pixel
input. Ketiga, pada bagian bawah merupakan
rangkaian memori untuk penyimpanan hasil
proses perkalian matriks terhadap blok citra
8x8. [4]
Gambar 2: Proses perkalian antara koefisien
matriks QDC dan signal keluaran gambar 2.3
PEMBAHASAN
3. Metodologi Penelitian
3.1 Konversi Nilai-Nilai Matriks Ke
Bilangan Biner
Untuk menyimpan nilai-nilai matriks QDCT
ke dalam sebuah memori harus melakukan
konversi terlebih dahulu dari bilangan
pecahan desimal ke bilan-gan biner. Konversi
bilangan di sini menggunakan lebar data 10
bit.
Gambar 3 : Nilai-nilai Matriks QDCT
Dari nilai-nilai tersebut dipilih berdasarkan
proses perkalian matriks lalu dilakukan
penjumlahan dan pengurangan kemudian
hasilnya akan di kon-versikan ke bilangan
biner. Bilangan biner tersebut yang akan
disimpan di dalam memori.
Gambar 4 : Proses Perkalian Matriks
Gambar 5 : Proses Perkalian Bilangan
Desimal ke Bilangan Biner
3.2 Menghitung Nilai Error
Menghitung nilai error atau nilai
kesalahan berfungsi untuk menentukan se-
berapa presisi system memori yang di
gunakan untuk kompresi citra. Makin kecil
jumlah bit semakin presisi dan akan
mempercepat proses penyimpanan.
Untuk mencari nilai Error yang pertama,
hasil dari penjumlahan dan pen-gurangan
nilai-nilai Matriks QDCT didapat dari gambar
3.2. Bilangan Des-imal yang sudah melalui
penjumlahan dan pengurangan di konversikan
ke bilangan biner 10 bit seperti cara yang
sudah dijabarkan di pembahasan se-belumnya.
Bilangan biner tersebut di konversikan
kembali ke bilangan Des-imal 10 bit. Untuk
mendapatkan nilai error pertama bilangan
desimal (C) dikurangi dengan bilangan
desimal (C1 10bit) hasil dari konversi
bilangan biner.
Tabel 1 Nilai Error Pertama
Nilai Error Piksel merupakan nilai yang akan
menunjukan nilai kesalahan pada kompresi
citra. Batas maksimal nilai Error Piksel adalah
0.5. Apabila nilai Error Piksel melebihi batas
maksimal maka proses kompresi citra tidak
berjalan dengan maksimal. Nilai Error Piksel
didapat dari perkalian bilangan Desimal dari
proses Matriks QDCT dengan jumlah 1 bit
yaitu 255.
Tabel 2 Nilai Error Pixel
3.3 Rancangan Memori 10 Bit
3.3.1 Rancangan Register Buffer
Terkendali
Gambar 6 : Blok Register Buffer Terkendali
Gambar 7 : Rangkaian Buffer Terkendali
Pada blok input ini terdiri dari kombinasi
rangkaian diantaranya kombinasi rangkaian
gerbang AND dan NOT yang berfungsi
sebagai masukan untuk SET dan RESET pada
flip-flop synchronous dan asynchronous
(FDRS) yang akan menentukan apakah data
masukan dari Load akan dilewatkan atau
diabaikan yang nantinya menjadi data
keluaran, yang tentunya kondisi Load data
masukan harus dibarengi dengan transisi clock
positif = 1 (rising edge).
3.3.2 Rangakaian Kendali
Gambar 8 : Rangkaian Kendali
Pada rangkaian kendali ini, Register buffer
terkendali dikombinasikan de-ngan gerbang
OR. Gerbang OR tersebut akan berfungsi
memproses hasil keluaran dari Register Buffer
terkendali yang akan menentukan jalur data
mana yang akan digunakan. Jika dari salah
satu jalur data ang tersusun dari Register
Buffer terkendali mengeluarkan logika 1
(prinsip gerbang OR) maka data dari jalur
tersebut yang nantinya akan menjadi masukan
pada D flip-flop.
3.3.3 Rangkaian Memori
Gambar 9: Rangkaian Memori 1 bit
Sebuah rangkaian penyimpanan terdiri dari
bagian atau unit Memori. Bagian Memori
yang terkecil dan dasar disebut dengan sel-sel
Memori atau elemen Memori. Sel-sel Memori
inilah yang nantinya akan membentuk suatu
susunan rangkaian logika yang dapat
menyimpan. Tiap elemen menyimpan 1 bit
data biner, yang dinyatakan dalam sistem
biner yaitu 0 dan 1. Tiap elemen terdiri dari
sebuah rangkaian logika yang berupa flip-flop.
Flip-flop dalah elemen memori terkecil yang
dapat menyimpan data sebesar 1 bit yaitu 1
atau 0. Rangkaian di atas merupakan
rangkaian terintegrasi yang membentuk
rangkaian Memori, dimana rangkaian Flip-
flop menjadi rangka-ian utama pada rangkaian
Memori ini karena dapat menyimpan data.
Ada-pun jenis Flip-flop yang digunakan
adalah D Fli flop dan masukan untuk D Flip
flop berasal dari keluaran gerbang OR.
Gambar 10 : Rangkaian Memori 10 bit
4. Hasil Penelitian
4.1 Simulasi Rancangan Memori 10 Bit
Unit Register Buffer Terkendali ini berfungsi
untuk menyimpan data lebih banyak dari 1 bit
berupa data 0 atau 1. Dari hasil simulasi
tersebut terlihat bahwa proses penyimpanan
data dengan register untuk 3 bit telah
berfungsi dengan benar sesuai dengan prinsip
kerja dan tabel kebenaran flip-flop syn-
chronus dan asynchronus (FDRS). Dalam
register ini clock akan diumpankan dan data
masuk secara paralel dengan serentak dan
keluar secara serentak pula. Karena
menggunakan flip-flop synchronus dan
asynchronus (FDRS) pemicuan tepi data yang
keluar secara serentak harus mengacu pada
tepi naik sinyak clock positik (rising edge)
diikuti dengan karakteristik flip-flop
synchronus dan asynchronus (FDRS) dengan
kondisi sinyal kendali Load seperti :
a. Jika pada saat sinyal kendali Load = 0
dan clock = 0 (transisi negatif)maka
berdasarkan prinsip diatas maka
register akan melewatkan data yang
dimasukan, akan tetapi Load data tidak
dibarengi dengan transisi kenaikan
clock = 1 (tansisi positif) maka data
keluaran akan diabaikan atau Q=0.
b. Jika pada saat sinyal kendali . Load =
1 dan clock = 1 (transisi posi-tif) maka
berdasarkan prinsip diatas maka
register akan mengeluarkan data atau
Q = 1 (SET) secara langsung dan
mengabaikan data yang dimasukan
c. Jika pada saat sinyal kendali Load = 0
dan clock = 1 (transisi posi-tif) maka
berdasarkan prinsip diatas maka
register akan melewatkan data yang
dimasukan, Data masukan(D) = Data
keluaran (Q). Hasil simulasi unit ini
sebagai berikut:
Gambar 10 : Input unit Register Buffer
Terkendali
Gambar 11 : Simulasi Unit register Buffer
Terkendali
Tabel 3 : Tahapan Proses simulasi unit
register buffer terkendali 3 bit
4.2 Unit Rangakaian Memori
D flip-flop yang terdapat pada bagian akhir
dari rangkaian ini berfungsi seba-gai output.
eluaran D flip flop akan mengikuti apapun
keadaan data pada saat kendali aktif.
Perubahan itu terjadi hanya apabila sinyal
kendali dibuat berlogika 1 dan tentunya akan
terjadi sesudah selang waktu tertentu. Data
masukan D flip flop didapat dari hasil bagian
keluaran gerbang OR. Setiap data masukan
akan dilewatkan jika data masukan dibarengi
dengan perubahan transisi clock positif (rising
edge) jika tidak dibarengi dengan perubahan
transisi clock positif (rising edge) maka data
masukan akan diabaikan atau tidak diproses
yang tentunya sesuai dengan prinsip kerj D
Flip-flop.
Gambar 12 : Input Rangkaian Memori 1 bit
Gambar 13 : Simulasi unit Rangakaian
Memori 1 bit
Tabel 4 : Tahapan Proses simulasi unit
rangkaian Memori 1 bit
Gambar 14 : Input rangkaian memori 10 bit
Gambar 15 : Simulasi unit rangkaian Memori
10 bit
Tabel 5 : Tahapan proses simulasi rangkaian
Meomori 10 bit (Masukan)
Tabel 6 : Tahapan proses simulasi rangkaian
memori 10 bit (keluarean 1)
Tabe
Tabel 7 : Tahapan proses simulasi rangkaian
memori 10 bit (keluaran 2)
Dari simulasi di atas data diambil dari nilai-
nilai Matriks yang sudah dikonversi ke
bilangan biner lalu diuji coba ke dalam
rangkaian memori 10 bit.
4.3 Desain implementasi
Desain dari rangkaian memori 10 bit telah
diselesaikan dengan menggu-nakan VHDL
dan implementasi dalam Xilinx Spartan- 3E
(package :FG320, speed :-4), dalam proses
pembuatan desain ini menggunakan Design
tool Xilinx ISE 9.2i . Berikut Tabel
Pemanfaatan sumber daya untuk Spartan- 3E
pada desain dan implementasi rangkaian
memori:
Tabel 8 : Pemanfaatan sumber daya untuk
rangkaian Memori 10 bit
Keterangan:
Bit, jumlah bit
Rangkaian, nama rangkaian•FI LUTs,
Four Input LUTs merupakan sejenis
RAM yang berkapasitas kecil yang
memiliki 4 buah masukan.
OS, Occupied Slices merupakan blok
dasar pembangun FPGA.
CLB, Configurable Logic Blocks
(CLB), merupakan sumber daya utama
untuk merancang rangkaian
kombinasional secara sinkron. Masing-
masing CLB berisi 4 slices dan
masing- masing slices dua LookUp
Ta-bles (LUTs) untuk merancang
logika dan dua media penyimpanan
yang digunakan sebagai flip-flop atau
latch.
TEGC, Total Equivalent Gate Count
merupakan jumlah total dari ger-bang
logika yang digunakan baik gerbang
dasar maupun gerbang kombinasional.
AC, Average Connenction delay(ns)
merupakan rata-rata waktu tun-da yang
dibu- tuhkan untuk menghubungkan
Configurable Logic Blocks(CLB).
MP, Maximum Pin delay(ns)
merupakan maksimal waktu tunda
yang dibutuhkan un- tuk masing-
masing pin.
B IOBs, Bonded I/O sebagai interface
antara external package pin dari device
dan internal user logic.
4.4 Place & Router FPGA
Gambar 16 : Bagian Array CLB terdiri dari 4
sclice
Masing-masing CLB berisi 4 slices dan
masing- masing slices dua Look-Up Tables
(LUTs) untuk merancang logika dan dua
media penyimpanan yang digunakan sebagai
flip-flop latch.
Gambar 17 : Rangkaian dari 1 Slice
Gambar diatas merupakan bagian rangkaian
dari satu slices yang meru pakan blok dasar
pembangun FPGA. Setiap slice berisi
sejumlah LUT’s, flip-flop dan elemen carry
logic yang membentuk desain logika sebelum
pemetaan.
Gambar 18 : Desain Place Memori 10 bit
Gambar 19 : Desain Route Memori 10 bit
5. Penutup
5.1 Kesimpulan
Berdasarkan hasil pengamatan dan analisis
yang telah dilakukan dapat dis-impulkan
bahwa secara umum :
a. Desain Memori terdiri dari 10 bit,
apabila rangkaian Memori lebih dari 0
bit maka pemakaian sumber daya akan
lebih banyak.
b. Rangkaian Memori terdiri dari
Rangkaian Buffer terkendali,
Rangkaian Kendali (selector) dan
rangkaian D Flip-flop, dimana
rangkaian Buffer terkendali berfungsi
sebagai masukan lalu melewati dan di
proses di gerbang OR dan disimpan di
rangkaian D Flip flop.
c. Implementasi rancangan pada FPGA
Xilinx Spartan 3E menghasilkan
utilisasi komponen sebagai berikut :
Slice sebanyak 40 Unit
Look Up Table sebanyak 70
unit
6. Kata Pengantar
[1] Anonim. Flip-flop.tke 113 handout flip-flop, 2010.
[2] Anonim.Modul praktikum FPGA. Laboratorium Lanjut Sistem Komputer, 2011.
[3] Sarifuddin Madenda Edi Sukirman, Ernastuti. Peningkatan kinerja algoritma kompresi dan
dekompresi jpeg melalui penggabunganproses dct dan kuantisasi. 2011.
[4] Prof. Dr. Sarifuddin Madenda.Proposal RISTEK tahun ke 2. Prof. Dr Sarifuddin Madenda,
2011.
[5]Sahatma Pangaribuan. Fungsi arsitektur memori mikroprosesor atau mikrokontroler
http://www.scribd.com/doc/69824944/Fungsi-Arsitektur-Memori-Mikroprosesor-Atau
Mikrokontroler, 2009.