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Compte rendu des travaux pratiques en conception logique en technologie 0.35 �� avec l'outil CADENCE

Conception et Caractérisation d'une porte ET à trois entrées

MASTER 2 EEATS: Nanoélectronique et Nanotechnologies NENT®

Préparé par: SERHAN Ayssar

ABDALAH Mariam

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Objectif

Les logiciels de CAO de Cadence permettent la conception du jeu de masques permettant la fabrication d’un

circuit intégré à partir d’un schéma électrique (par exemple).On parle alors de flot de conception. Dans ce TP

nous allons parcourir ce flot de conception à partir de la description électrique d’un AND de 3 entrées

jusqu’à la réalisation de son Layout. La technologie utilisée est une technologie CMOS (AMS CMOS 0,35

µm).

On a respecté dans ce TP le flot de conception représenté dans la figure ci-dessous :

Fig.1 Flot de Conception [1]

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Méthodologie de conception d’une porte AND à trois entrées (de fonction logique au layout)

I - Description structurelle, optimisation du design.

En logique combinatoire une porte logique a une sortie qui correspond à une équation booléenne qui doit être

(S= ABC dans notre cas). Si cette équation est complémentée on dit que le circuit sera optimisé (en terme de

nombre de transistors) si l'équation n'est pas complémentée( comme dans notre cas ) on cherche à optimiser

le nombre de transistors et on considère que toutes porte logique doit être vue comme un assemblage de porte

élémentaire OR(+) et AND(.) qui doit être impérativement complémentée en final. Pour cela, on considère

que la porte AND3 est un assemblage d'une porte NAND 3 suivie par un inverseur.

a. Obtention du réseau du transistor NMOS

Les trois transistors dans le réseau NMOS sont en série et sont liées à la masse pour fournir le '0' de

sortie.

Fig.2 Réseau NMOS.

b. Déduction du réseau du transistor NMOS

Les trois transistors dans le réseau PMOS sont en parallèle et sont liées à la VDD pour fournir le '1' de

sortie, le réseau PMOS est le dual du réseau NMOS donc touts transistors qui se présentent en série

dans NMOS sera transformer en parallèle dans PMOS.

Fig.3 réseau PMOS , dual du réseau NMOS.

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Le schéma électrique final est obtenu par l'assemblage des deux réseaux NMOS et PMOS et par connexion

de la sortie de NAND3 à l'entrée de l'inverseur qui forme l'étage de sortie de la porte AND3, le schéma final

de la porte est représenté dans la figure ci-dessous :

Fig.4 schéma électrique de AND3

Remarque: dans un circuit numérique toutes les broches des substrats dans les NMOS doivent être liées à la

masse et tous les broches des substrats dans PMOS doivent être liées à VDD.

II - schéma de test pour la cellule AND3

Apres réalisation du schéma, il est nécessaire de définir un symbole (vue symbolique) de manière à pouvoir

l'utiliser lors de la simulation électrique de notre porte.

Donc il sera possible d'importer ce symbole et d'autres symboles qui sont prédéfinis (pulse generator, power

Fig.5 Schéma de test de porte AND3

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III- Simulation électrique et mesure de délais

Après réalisation du schéma du test de notre porte, il est nécessaire de déterminer une caractéristique

électrique importante dans notre porte qui est le délai, la première opération consiste à spécifier au simulateur

quel type de simulation effectuer et sur quelle durée, on a choisi une durée de 10 ns et le type de simulation

transitoire. Pour déterminer le délai, le simulateur doit dessiner sur le même graphe, le signal de sortie (au

borne de la capacité) et le signal d'entrée.

Fig.6 simulation électrique charge capacitive 0.12 pf

Le délai doit être extrait du point qui correspond à une tension VDD/2. Dans notre cas, pour une tension

d'alimentation est de 3.3V (la technologie utilisée est AMS 35) et une capacité de sortie de 0.12 pF, on a

obtenu un délai de 1.45 ns.

À la fin de cette étape on va changer la dimension des transistors de l'inverseur de sortie (comme il est noté

dans l'annexe de TP �� = 2� et� = 3.2�), certains mesures doivent être effectué ensuite pour

suivre l'effet de changement de dimension sur les comportements temporelle du circuit.

IV - Évolution du délai en fonction de la capacité de sortie

Dans cette partie seule la capacité de sortie va être changée donc on va suivre les variations de la valeur des

délais pour les différentes valeurs de la capacité de sortie. Cette capacité n’est autre que la capacité d’entrée

d'un autre étage CMOS qui peut être connecte en sortie.

Les résultats obtenus sont affichés dans le tableau ci-dessous :

cas Charge Capacitive (pf) Délai (ps)

1 0.04 240.6

2 0.08 380.8

3 0.12 479.7

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Les graphes ci-dessous représentent aussi les délais pour chaque valeur de capacité:

Fig.7.a Schéma de test pour c=0.4 pF Fig.7.b un délai de 240.6 ps

Fig.8.a Schéma de test pour c=0.8 pF Fig.8.b un délai de 380,8 ps

Fig.9.a Schéma de test pour c=0.12 pF Fig.9.b un délai de 479.7 ps

Touts circuits logique peut considérer comme un circuit RC dans lequel le temps de charge et de décharge

dépend de la valeur de capacité tel que = �. � (la variation de la valeur de représente la variation de

délai) et comme on remarque dans les graphes ci-dessus augmente avec l'augmentation de la valeur de C.

V- dimension de PMOS et NMOS dans L'inverseur de sortie

Les transistors PMOS sont plus gros que les transistors NMOS dans le but compenser la différence de

mobilité pour obtenir une caractéristique de sortie symétrique, c.-à-d temps de charge égale au temps de

décharge.

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Démonstration: On sait que le temps nécessaire pour la charge est équivalent à la valeur de capacité de

sortie et à la résistance interne du transistor de charge (PMOS) et de décharge(NMOS).

Pour le circuit CMOS, la capacité de sortie doit être chargé à travers PMOS et déchargé à travers NMOS.

On distingue deux cas, le fall-time, c’est le temps nécessaire pour que la sortie soit 0 et le rise time, le temps

nécessaire pour que la sortie passe à 1.

�� ∝ ����; �� ∝

����

�� ≅ �������� + ����� � =����� !�"� ; =���� !�"�

On remarque que �� ∝ �. #, d’où la nécessité d’optimiser les dimensions des deux transistors; � = %. &" Donc C ∝ �. # '( ∝ #) K∝ �. #

�� = * �+1 -.

�� = * �+2 -.

En dérivant par rapport à dv on obtient (pour�� = ��) :'/0 =

'/)

+0 = +) +12 = 0

) . ��. ��� .!�"� . .1345)

+1 = 0) . �. ��� .

!�"� . .1345)

Et comme +12 = +1

On aura 6�6� =

7�7�

�� ≅ 3. � 8 ≅ 3.8�

VI - dimensionnement des transistors de la porte NAND

Pour que la porte NAND3 fournisse des performances équivalentes à l'inverseur de sortie on va chercher le

pire cas dans chaque réseau et on va optimiser les dimensions des transistors selon le cas pire. Le réseau

PMOS est conduit si A seulement passant ou B seulement passant ou C seulement passant (les pires cas)

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donc le pire cas est qu'un seul transistor conduit seul pour fourni le '1' donc on choisi 7�9:9;<

"� ≅ 7�=�>?@A?B@"�=�>

donc89:9;< ≅ 8=�>?@A?B@, le réseau NMOS est conduit si et seulement si A et B et C sont passants (pire

cas) donc le pire cas est que trois transistors en série doivent être passants pour fourni le '0' donc on choisi 7�9:9;<C"� ≅ 7�=�>?@A?B@

"�=�> donc8�9:9;< ≅ 3.8�=�>?@A?B@.L'inverseur de référence utilisé dans notre TP est

INV(1,2) .

Remarque : dans une technologie donnée, le nombre des transistors qui peuvent être empilés entre le Vdd et

la masse est limité par la tension d'alimentation de la technologie, par exemple pour une technologie 0.65um

le nombre maximal de transistor en série est entre 4 et 6 transistors. Il faut toujours tenir en compte la bonne

fonctionnalité du circuit pour cela il faut garder une certaine valeur de tension entre le drain et la source des

transistors pour assurer que les transistors peuvent toujours fonctionner d'une manière correcte.

D'autre part la hauteur maximale du cellule forme une contrainte au niveau de la taille de transistor PMOS et

NMOS, il faut que la somme des tailles de PMOS et NMOS (Wp et Wn pour une porte donnée ) soit

inferieur à la hauteur maximal du cellule, la solution sera de diviser la structure.

VII – du schéma électrique au schéma symbolique

Pour réaliser le LAYOUT on a passe a une représentation symbolique de notre schéma électrique, en schéma

symbolique le placement et l'interconnexion sont modifiée dans le but d'optimiser le layout du circuit.

Pour effectuer l'optimisation on cherche à aligner les grilles et à aligner la diffusion pour cela on a passée à

ce qu'on appelle chemin d'Euler on a choisi le chemin indiqué dans la figure ci-dessous qui correspond à

ABC ( le chemin passe par chaque transistor une seule fois et c'est valable dans les deux réseaux NMOS et

PMOS )

Fig.10 Chemin d'Euler de porte AND3

Remarque: il était possible de choisir un chemin d'Euler dans tous les transistors (inclus les transistors de

l'inverseur ) mais on a préféré d'utiliser un chemin pour le NAND3 et un autre pour l'inverseur qui constitue

l'étage de sortie ( étage qui effectue la charge "mise à 1 " et la décharge "mise à 0" de la sortie) et on sait que

les tailles des transistors dans l' inverseur de sortie sont différentes de celle de porte NAND3 donc si on

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choisi de travailler avec un chemin d'Euler unique ( pour tous les transistors) on sera obligé de réaliser une

diffusion avec une taille non-uniforme comme dans la figure ci-dessous.

Fig.11 Problème possible avec des règles de dessin récent

Pour ces raisons on a décomposé le schéma électrique on deux chemins d'Euler un pour le NAND3 et un

autre pour l'inverseur.

Le schéma symbolique est donc représenté ci-dessous:

Fig.12 Schéma symbolique de AND3

Le carré représente la zone du caisson.

En bleu tout ce qui est METAL1.

En rouge tout ce qui est POLY-SI.

En vert tout ce qui est Diffusion.

Le symbole X pour les contacts.

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VIII – le LAYOUT, vérification et post simulation

On peut maintenant avec le schéma symbolique passer directement au layout tout en respectant certains

contraintes pour bien optimiser la surface et la performance de notre circuit, ces contraintes constituent une

partie de DK( design kit) qui doit être fourni par le fondeur au concepteur.

Les contraintes sont :

1- La hauteur entre Vdd et la masse est fixée par le fondeur (9,4�).

2- Les règles de dessin qui contient en générale : a-espacement minimal

b-déplacement minimal

c-englobement minimal

d-dimension minimal

3-l'utilisation de chemin d'Euler dans le but de minimiser les coudes et les contacts (optimisation spatial).

Le LAYOUT de porte est représenté dans la figure ci-dessous :

Fig.13 Layout de porte AND à trois entrées

Remarque1: les entrées et la sortie sont placées au milieu du layout (les entrées à gauche et les sorties à droite), aussi Pour les entrées et la sortie on a crée un via1 et un metal2 pour que les entrées et les sortie soient disponible dans le routage dans le cas d'assemblage de notre porte avec des autres portes. Remarque2: il faut toujours polariser en inverse la jonction Caisson-substrat pour éviter le passage du courant parasite, pour cette raison on considère que la zone est liée à Vdd et que le substrat est liée à la masse.ces prises sont présents au dessous du métal Vdd (dans la zone de caisson) et GND (dans le substrat).

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IX - Les vérifications LVS et DRC Ces sont aussi des outils qui sont fourni par le fondeur dans le DK qui nous permettent de vérifier que le layout correspond bien au schéma (LVS layout versus schématique) et que le layout est physiquement Réalisable (DRC ou Design Rules Check). Après la vérification de DRC il est nécessaire de faire une extraction de composants électrique du layout ça veut dire créer une nouvelle vue qui est la vue extracted qui sera comparer avec la vue schématique pour vérifier la correspondance. X - Simulation Post Layout Afin de valider le flot global de conception, il est important vérifier que le layout relaissé correspond bien en simulation aux exigences des spécifications initiales. Il est alors possible de réaliser une simulation du layout en prenant en compte les différents éléments parasites du schéma, les valeurs obtenues sont très proches des valeurs du schéma électrique parce que notre layout est bien optimiser. XI - Comparaison avec CORELIB A titre de vérifier la bonne conception de notre porte on a réalisé une simulation en utilisant les portes de CORELIB, la simulation se fait pour une capacité de sortie de 0.04 pF et une fréquence de 50Mhz.

Fig.14.a Schéma du test pour le CORELIB Fig.14.b délai de la porte de CORELIB (264 ps)

Fig.15.a Schéma du test pour notre porte Fig.15.b délai de la porte de notre porte (275 ps) Le résultat obtenu nous montre que le délai de notre porte est de même ordre de celle de la porte de CORELIB, ce qui vérifie la bonne conception.

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XII - Consommation de porte La puissance consommée par une porte logique est la somme de trois types de puissance: 1 la puissance courte circuit la puissance due au court circuit entre .11D�EFG au moment de commutation, plus que la fréquence soit grande, plus cette puissance sera négligée. 2-la puissance statique puissance consommée par une porte CMOS au repos : elle est principalement due au courent de fuites dans les transistors. Et elle est donnée parH3545 = .11 × +�JK5L. 3-la puissance dynamique est la puissance consomme lors de commutation de la porte et cette puissance dépend toujours d'un part de la fréquence de fonctionnement de la porte et d'autre par de la tension d'alimentation et la capacité de sortieHMN�4OKPJL = .11) × � × Q.

On s'intéresse ici pour la puissance dynamique qui peut être calculée à partir de l'intégral du courant sur une période, la puissance obtenue est en joule/commutation puisqu'elle est calculée sur une période ou il n'y a

qu'une commutation. La valeur obtenue estH = 0).11 × + =

C.C) × 1.7 × 10T0)

U'�OOJ545K�� , on

sait que V = �. W et que XY = WT0 donc on peut calculer la puissance en �/XY en manipulant seulement les unités de la manière suivant:

H = 3.32 ×

0.[0\]^!0\^&T0 = 3.3

2 ×0.[6!_`a = 2.8��/cℎY

On remarque donc que: si on augment en fréquence le courant consommée par la porte sera augmentée aussi. Donc P est inversement proportionnel avec la fréquence. Les figures ci-dessous représente le courant et l'intégral du courant en sortie de notre porte:

Fig. Le courant de sortie ( en rouge, des impulsion), l'intégral du courant (en bleu, presque créneaux)

Référence Bibliographique:[1] Initiation µa la conception numérique par cellules pré-caractérisées en technologie 0,35¹m http://wwwlasmea.univ-bpclermont.fr/Personnel/Francois.Berry/teaching/Microelectronics/cadence.pdf