Tr n ình Nga

ngatrandinh@gmail.com

Ch ng 1. Các thi t b logic l p trình c

1.1. ROM- Thi t k h t h p dùng ROM1.1.1. ROM

C u trúc ROM 2nxm

address data inputs

m ng

address data outputsn ng

Ch ng 1. Các thi t b logic l p trình c

1.1.1.ROM

M t b ng ghi ROM

Ch ng 1. Các thi t b logic l p trình c

1.1.1.ROM

B ng chân tr c a ROM 8x4 (1)

Ch ng 1. Các thi t b logic l p trình c

1.1.2. Thi t k h t h p dùng ROMBài toán:

Thi t k m ch gi i mã 2 sang 4 v i m c tíchc c ngõ ra c l a ch n.

H ng gi i quy t:S kh i m ch gi i mãB ng tr ng tháiRút g n hàmM ch th c hi n

Ch ng 1. Các thi t b logic l p trình c

1.1.2. Thi t k h t h p dùng ROM

M ch gi i mã 2 -4

Ch ng 1. Các thi t b logic l p trình c

1.1.2. Thi t k h t h p dùng ROM

M ch gi i mã 2 -4 dùng b ng chân tr (1)

Ch ng 1. Các thi t b logic l p trình c

1.2. PLD Thi t b logic kh trình (Programmable Logic Device)

Phân lo i:SPLD

PLA (Programmable Logic array)

PAL (Programmable Array Logic)

GAL (Generic Array Logic)

CPLD

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PAL

And planeAnd

plane

Or plane

Input

Output

Programmable

Fixed

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PAL

C u trúc c a 1 PAL

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PALc i m c a PAL

Ch l p trình c m t l n

C u trúc PAL cho phép th c hi n t t c các hàmt ng c a các tích v i các bi n ã c xác nh

M t m ng l p trình là 1 ma tr n các dây d n g mcác hàng và các c t và chúng có th l p trìnhn i v i nhau t i i m giao nhau

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PALc i m c a PAL (tt)

M i i m n i l p trình có c u t o là c u chì vàc g i là m t cell

B ng cách l p trình gi nguyên c u chì hay phá h ng c u chì thì có th t o ra b t khàm t h p nào

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PALVí d : L p trình cho PAL t o ra m t hàm:

Ch ng 1. Các thi t b logic l p trình c

1.2.1. PAL

Ch ng 1. Các thi t b logic l p trình c

1.2.2. PLA

And planeAnd

plane

Or plane

Output

Programmable

Ch ng 1. Các thi t b logic l p trình c

1.2.2. PLA

Ch ng 1. Các thi t b logic l p trình c

1.2.2. PLA

Ch ng 1. Các thi t b logic l p trình c

1.2.3. CPLD

Ch ng 1. Các thi t b logic l p trình c

1.2.3. CPLDCác công ngh l p trình

PROM: L p trình 1 l nEPROM, flash, EEPROM: l p trình nhi u l n

Non-volatile

4

2-to

-4 De

co

de

r

2MSB

Address

4-1 Mux

2LSB

Vcc Vcc Vcc Vcc

Data

Fuse

After manufacturing

Ch ng 1. Các thi t b logic l p trình c

1.2.4. FPGAV c b n FPGA (Field Programmable Gate Array) có c u trúc khác không dùngm ng lo i PAL/PLA có m t tích h p caoh n nhi u so v i CPLD Các ph n t dùng t o ra các hàm logic trong FPGA th ng thì nh h n nhi u so v icác thành ph n trong CPLD Các k t n i bên trong c t ch c theohàng và c t

Ch ng 1. Các thi t b logic l p trình c

1.2.4. FPGA

Ch ng 1. Các thi t b logic l p trình c

1.2.4. FPGACác kh i IO n m xung quanh c a c u trúc t o ras truy xu t ngõ vào, ngõ ra ho c c hai chi u cóth l a ch n m t cách c l p n th gi i bênngoàiCác FPGA l n có th có 10000 CLB và có thêm bnh và các ngu n tài nguyên khácH u h t các nhà ch t o các thi t b logic l p trìnhth ng s p x p thành chu i FPGA phân lo i theom t , công su t tiêu tán, i n áp ngu n cungc p, t c và m t vài m c khác nhau v c utrúc

Ch ng 1. Các thi t b logic l p trình c

1.2.4. FPGAFPGA là thi t b có th l p trình l i và s d ngcông ngh x lý SRAM ho c bán c u chì l ptrình cho các i m n i

M t có th n m trong kho ng t vài tr mmodule logic n s p x kho ng 180000 module logic trong 1 v v i s l ng chân lên n 1000

Ngu n cung c p DC th ng n m trong kho ng1,2V n 2,5V tu thu c vào lo i chip.

FPGA: XC40xx

CLBCLB

CLB CLB

CLB

CLB

Long lines

SM SM SM SM

SM SM SM SM

SM SM SM SM

Routing via switching matrices

I/O I/O I/OI/

OI/

OI/

OI/O

This document was created with Win2PDF available at http://www.daneprairie.com.The unregistered version of Win2PDF is for evaluation or non-commercial use only.