CAP05 DIGI

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CAPITULO 5 Circuitos combinacionales MSI 5.1. CLASIFICACION DE LOS CIRCUITOS INTEGRADOS DIGITALES Las técnicas de fabricación de circuitos integrados han evolucionado extraordinariamente, siendo capaces hoy día de integrar en una oblea de silicio más de 500.000 componentes por centímetro cuadrado. Los circuitos integrados digitales se clasifican, en función de su densidad de integración, en los siguientes grupos: . Circuitos SSI (circuitos de baja escala de integración). Son aquellos que contienen un máximo de 10 puertas lógicas o 100 transistores. . Circuitos MSI (circuitos de media escala de integración). Son aquellos que contienen entre 10 y 100 puertas lógicas o de 100 a 1.000 transistores. . Circuitos LSI (circuitos de alta escala de integración). Son aquellos que contienen entre 100 y 1.000 puertas lógicas o de 1.000 a 10.000 transistores. . Circuitos VLSI (circuitos de muy alta escala de integración). Son aquellos que contienen más de 1.000 puertas lógicas o más de 10.000 transistores. En este capítulo nos ocuparemos de los circuifos que pertenecen a la escala media de integración o MSI (Medium Size Integration). 5.2. DEFINICION DE CIRCUITO DIGITAL COMBINACIONAL Se denomina circuitos digitales combinacionales a un conjunto de circuitos en los cuales se cumple la condición de que sus salidas son exclusiuamente función de sus entradas, sin que interuenga para nada el último ualor en el que se encontrarán dichas salidas. Los circuitos combinacionales se realizan implementando su ecuación booleana de funciona- miento con puertas lógicas y cumplen en el interior de los circuitos digitales muy diversas funciones. En la práctica, existe una serie de estructuras de este tipo que, a causa de su volumen de puertas y su elevado número de aplicaciones, se encuentran en el mercado de componentes como chips integrados MSI. 164

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circuitos digitales

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CAPITULO 5Circuitos combinacionales MSI

5.1. CLASIFICACION DE LOS CIRCUITOSINTEGRADOS DIGITALES

Las técnicas de fabricación de circuitos integrados han evolucionado extraordinariamente, siendocapaces hoy día de integrar en una oblea de silicio más de 500.000 componentes por centímetrocuadrado.

Los circuitos integrados digitales se clasifican, en función de su densidad de integración, en lossiguientes grupos:

. Circuitos SSI (circuitos de baja escala de integración). Son aquellos que contienen un máximode 10 puertas lógicas o 100 transistores.

. Circuitos MSI (circuitos de media escala de integración). Son aquellos que contienen entre10 y 100 puertas lógicas o de 100 a 1.000 transistores.

. Circuitos LSI (circuitos de alta escala de integración). Son aquellos que contienen entre 100y 1.000 puertas lógicas o de 1.000 a 10.000 transistores.

. Circuitos VLSI (circuitos de muy alta escala de integración). Son aquellos que contienen másde 1.000 puertas lógicas o más de 10.000 transistores.

En este capítulo nos ocuparemos de los circuifos que pertenecen a la escala media de integracióno MSI (Medium Size Integration).

5.2. DEFINICION DE CIRCUITO DIGITAL COMBINACIONAL

Se denomina circuitos digitales combinacionales a un conjunto de circuitos en los cuales se cumplela condición de que sus salidas son exclusiuamente función de sus entradas, sin que interuenga paranada el último ualor en el que se encontrarán dichas salidas.

Los circuitos combinacionales se realizan implementando su ecuación booleana de funciona-miento con puertas lógicas y cumplen en el interior de los circuitos digitales muy diversas funciones.

En la práctica, existe una serie de estructuras de este tipo que, a causa de su volumen de puertasy su elevado número de aplicaciones, se encuentran en el mercado de componentes como chipsintegrados MSI.

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CIRCUITOS COMBINACIONALES MSI 165

5.3. CLASIFICACION DE LOS CIRCUITOSCOMBINACIONALES MSI

Los circuitos combinacionales MSI se clasifican, según la función que desempeñan en el interior delos sistemas digitales, en los siguientes grupos:

I Circuitos de comunicación

Sirven tanto para transmitir información por una línea como para codificar, decodificar o modificarla estructura de dicha información. Los más importantes son:

. Codificadores:

- Codificadores sin prioridad.

- Codificadores con prioridad.

. Decodificadores:

- Decodificadores no excitadores.

- Decodificadores excitadores: en ánodo común, en cátodo común.

. Convertidores de código.

. Multiplexores y demultiplexores.

¡ Circuitos aritméticos

Son circuitos que realizan una serie de operaciones aritméticas con los datos binarios que procesan.

Los principales son:

. Comparadores.

. Sumadores.o Restadores.

5.4. CODIFICADORES

Se trata de circuitos combinacionales que poseen ¡¿ salidas y 2' entradas y cuya estructura es talque al activarse una de las entradas (adoptando un estado lógico determinado, 0 o 1) en la salidaaparece la combinación binaria (o su complementaria) correspondiente al número decimal asignadoa dicha entrada.

La función habitual de un codificador es la de conuertir cualquier información digitalizada que

entra al sistema digital en su equiualente en binario natural o en cualquiera de los códigos binariosexistentes.

Hay dos tipos de codificadores:

I Codificadores sin prioridad

Son circuitos en los que no pueden activarse simultáneamente más de una entrada porque. si se

activan, aparecen códigos binarios erróneos en las salidas. La Tabla 5.1 resume las condiciones de

funcionamiento de un codificador sin prioridad de ocho a tres líneas y con entrada de inhibición.

166 ELEcrRoNtcADtctrAL

Tabla 5.1. Tabla de funcionamiento de un codificadorsin prioridad y con entrada de inhibición

Entradas Salidas

IEoErE2E3E4E5E6E1 A2 A, Ao

I X X x X X X X X 0000 1 0 0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 0 0 0 001

0 0 0 I 0 0 0 0 0 0100 0 0 0 1 0 0 0 0 011

0 0 0 0 0 I 0 0 0 1000 0 0 0 0 n I 0 0 101

0 0 0 n 0 0 0 I 0 t100 0 0 0 0 0 0 0 I 111

I Codificadores con prioridad

Son codificadores que, en el caso de producirse la activación simultánea de varias entradas delcodificador, en la salida aparecerá el código de la entrada de mayor prioridad (normalmente laentrada de peso más significativo). La Tabla 5.2 muestra el funcionamiento de un codificador conprioridad de decimal a binario BCD y activo al nivel bajo tipo74147.

Tabla 5.2. Tabla de funcionamiento de un codificadorcon prioridad del tipo 741 47

Entr¿d¿s123456789

SalidasA3 A2 A1 Ao

1111111XXXXXXXXXXXXXXXXXXXXOxxxxx0lxxxxO11xxxO111xxO1111x011. 1110111111

11110110011110001001101010tt110011011110

CIRCUITOS COMBINACIONALES MSI 167

5.5. DECODIFICADORES

Son circuitos combinacionales provistos de n entradas y un número de salidas menor o rgual 2".

Básicamente funcionan de manera que, al aparecer una combinación binaria en sus entradas, se

activa una sola de sus salidas. Normalmente, la salida activada presenta un 0 (en TTL), mientras

que las demás permanecen a 1. No todos los decodihcadores poseen la misma asignación de estados

lógicos; de hecho, hay muchos que trabajan tomando un nivel alto (1) como nivel activo.Los decodificadores se emplean en los sistemas digitales para convertir las informaciones

binarias, con las cuales trabajan, en otros tipos de informaciones digitalízadas, pero no binarias,

empleadas por otros dispositivos, por ejemplo, los visualizadores alfanuméricos.La Tabla 5.3 nos muestra el funcionamiento de un decodificador de dos a cuatro líneas con

entrada de inhibición que activa la salida en nivel bajo.

Tabla 5.3. Tabla de funcionamientode un decodificador de dos a cuatro

líneas con entrada de inhibición

Entradas

IA,AOSalidas

,so .sl s, .s3

lxx000001010011

I01

I1

I1

01

1

1

1

1

01

1

1

1

1

0

Los decodificadores se clasifican en dos bloques:

I Decodificadores no excitadores

Son aquellos cuyas salidas sólo pueden acoplarse a otros circuitos digitales de la misma familia

integrada, ya que dan una corriente muy pequeña en dichas salidas.

r Decodificadoresexcitadores

Se denomina así a un tipo de decodificadores cuyas salidas dan suficiente corriente como para

atacar, no sólo a otros circuitos integrados de la misma familia, sino también a otros tipos de

dispositivos, tales como lámparas, displays, relés, transductores, etc.

Los más comunes de este tipo de decodificadores son los que excitan visualizadores de siete

segmentos. Estos visualizadores están constituidos por siete diodos LED's distribuidos geométri-

camente, tal y como puede verse en la Figura 5.1.

f 68 ELEcrRoNtcA DtctrAL

W f>cde

Cátodo común

frr>

Figura 5.1 . Visualizador de siete segmentos.

Los diodos LED's pueden montarse en el visualizador de dos formas: en ánodo común o encátodo común, tal y como nos muestra la Figura 5.1. La existencia de estos dos tipos de visualiza-dores LED's da lugar a dos tipos de decodihcadores excitadores para visualizadores de sietesegmentos; las características de ambos aparecen en la Tabla 5.4.

CIRCUITOS COMBINACIONALES MSI 169

Tabla 5.4. Tipos de decodificadores para visualizadores LED's

, Nivel lógicsde salida activo

Esquema de explic*ción

Decodillcailor *xcit¿dorpara ánoilo común'

0Bajo (L)

No conduce

Conduce

No conduce

Decodilicado¡ exeitador. para rÍtodo g*mún

1

Alto (H)

^--+$'?'unl-o*K

o9b\'

o""

+Conduce

!-No conduce

l+Conduce

5.6. IMPLEMENTACION DE FUNCIONES LOGICASCON DECODIFICADORES

Una de las aplicaciones de los decodificadores es la posibilidad de implementar la ecuación

booleana de funcionamiento correspondiente a una función lógica. Supongamos, por ejemplo, que

la Tabla 5.5 es la tabla de verdad de una función lógica.

Tabla 5.5. Tabla de verdad de unafunción lógica a implementar

con decodificador

Decim¿l ctb a F

0 000 0

l-- 001 1

2 010 0

1 011 1

4 100 I

5 101 0

6 110 0

7 111

17O ELEcrRoNtcA DtGtrAL

La función lógica que representa esta tabla es

F : ?. 6. a -l c. b. a * c.6. a * c. b. a

Para implementar dicha función, utilizando un decodihcador, seguiremos el siguiente proceso:

a) Emplearemos un decodificador del mismo o mayor número de líneas de entrada que uariablestenga la función. En nuestro caso emplearemos un decodificador de cuatro a diez líneascon las salidas activas en el nivel bajo, conectando a masa la entrada de mayor peso.

b) Buscaremos seguidamente cada una de las salidas del decodificador que se correspondan concombinaciones de las uariables de entrada que hacen I la ,salida de la tabla de uerdad de lafunción. En nuestro ejemplo, las combinaciones:

001 : Sr, 011 : 53, 100 : S¿, 111 : Sr

c) Para conseguir la suma de términos de la función conectaremos todas las salidas deldecodificador anteriormente seleccionadas a una puerta lógica cuyo tipo dependerá del deco-dificador empleado. Esta puerta será:

. Puerta OR para decodificadores con salidas activas en nivel alto, ya que la función deberáser activa siempre que se haga I uno o varios de los términos que constituyen la función.

. Puerta NAND para decodificadores con salidas activas en nivel bajo, ya que, al encon-trarse negado cada término activo de la función por el decodihbador, la salida se deberáactivar sólo cuando uno o varios términos valgan 0.

En nuestro ejemplo, por partir de un decodificador activo en el nivel bajo, emplearemosuna puerta NAND. La Figura 5.2 nos muestra el circuito final de la implementación.

Figura 5.2. lmplementación de un circuito con decodificador activo a nivel bajo ypuerta NAND.

Como puede apreciarse, si a la entrada aparece un valor que activa la función, porejemplo el 3 en decimal (011), en la salida 3 del decodificador se obtendrá un 0 (porser un decodilicador con salidas activas a nivel bajo). Sin embargo, cuando se introduceun 0 a la entrada de una puerta NAND, aparecerá a su salida un 1, activando, por tanto,la salida del circuito.

.0í,1

2Ai3B' rrt 4C I 1.5D6

,.. 7

II

7442

CIRCUITOS COMBINACIONALES MSI 171

Si, por el contrario, en la entrada aparece una combinación de las que hacen 0 lafunción, por ejemplo el 5 (101), en la salida 5 del decodificador aparecerá un 0, pero

todas las entradas de la puerta NAND estarán a 1, por lo que en la salida del circuitohabrá un 0.

d) En el caso de que una o uarias de las combínaciones de la tabla de uerdad que hacen I la salidade lafunción no tuuiera correspondencia con las salidas del decodificador, se añadirían puertasque representarán las combinaciones.correspondientes. Las salidas de estas puertas seríanllevadas, junto a la del circuito implementado, a una puerta sumadora final.

Otra forma de implementar un circuito con decodificadores es empleando el mismo decoclih-cador y una puerta AND; la diferencia, en este caso, es que se deben tomar las salidas deldecodificador que hacen 0 la función. Para el ejemplo puesto anteriormente, el circuito será el dela Figura 5.3.

Figura 5.3. lmplementación de un circuito con un decodificador activo a nivel bajo ypuerta AND.

5.7. CONVERTIDORES DE CODIGO

Como ya se analizó en el Capítulo 4, existen diversos tipos de códigos binarios cuya aplicacióndepende de las necesidades del sistema digital con el que se trabaja. No obstante, muchas veces

nos encontramos con la necesidad de hacer un cambio del código con el que trabajamos; para ellose emplean circuitos que reciben el nombre genérico de convertidores de código.

Existen infinidad de convertidores de códigos diferentes, dependiendo su número de entradasy salidas de los códigos con los que se trabaja.

5.8. MULTIPLEXORES

Son circuitos combinacionales que poseen las siguientes entradas y salidas:

. N entradas de información o canales.

. z entradas de selección o control.

. IJna salida de información.

. Una entrada de autorización.

01

2

A3B4c li.k- 5D6

7

8I

112(7421)

7442

172 ELEcrRoNtcADtctrAL

Los canales de entrada están relacionados con las entradas de selección por la siguienteecuación:

NúmefO de Canales : 2Número de entradas de selección

En los esquemas representativos de estos circuitos se suele denominar a dichas entradas ysalidas con los símbolos que se exponen a continuación:

. Do o Io a Dn o,I, a las entradas de información.

. So o ,S, a las entradas de direccionamiento.

. E a la entrada de autorizaciín o strobe.

. W o Z ala salida del circuito.

El principio de funcionamiento del multiplexor es el'siguiente: cuando una combinación binariaaparece en las entradas de selección, la información de entrada presente en el canal por ella dehnidoaparece en la salida.

Por tanto, se puede considerar a un multiplexor como un conmutador de múltiples entradas ycuya única salida se controla electrónicamente mediante las entradas de selección.

La estructura interna de estos circuitos puede llegar a ser relativamente compleja, y como, porotra parte, nosotros los vamos a encontrar en el mercado bajo la forma de chips integrados, norealizaremos su estudio interno.

5.9. REALIZACION DE FUNCIONES LOGICASCON MULTIPLEXORES

La circuitería interna que posee un multiplexor permite la implementación de funciones lógicasmediante su adecuado conexionado externo. Existen dos métodos de emplear multiplexores cuandose trata de implementar funciones lógicas:

I Empleo de multiplexores de igual número de entradas de selecciónque de variables a implementar

Supongamos, por ejemplo, que queremos implementar la siguiente función:

F : a' 6. ¿. d + a.6. c. d + a. b- c. d + a. b. c. d + a. b. a. d ++ a. b' a. A + a. b. c-d + a. b. a.d + a.6. ¿. A

. La función posee cuatro variables de entrada, a, b, c y d, que, combinadas, dan lugar a 16posibilidades. Si empleamos un multiplexor de cuatro entradas de selección, éste dispondrá de 16canales de entrada; es decir, uno para cada posible combinación de las variables de la función.

Como la función está expresada bajo la forma de minterms, significa que cada término que lacompone corresponde a aquellas combinaciones de las variables de entrada que hacen I dichafunción, es decir:

0001.. ..añ.d 0100.. ..abca0011.. ..aFcd 1110.. ..abcd

0110.. . . abcd0111 .. .. abcd0101 .. .. abed

CIRCUITOS COMBINACIONALES MSI 173

1100.. .. abEd1001 .. .. aqed

Si aplicamos las uariables de la función a las entradas de selección y conectamos a I los canales

de entrada que se corresponden con las combinaciones que interuienen en la función, poniendo a 0 elresto de los canales, lendremos la función implementada.

El circuito final aparece en la Figura 5.4.

Figura 5.4. lmplementación de una función lógica con un multiplexor del mismo número deentradas de selección que de variables de la función.

I Empleo de multiplexores con un número de entradas de selección inferior en una unidadal de variables de la función a implementar

Es posible implementar funciones lógicas de n uariables con multiplexores de n - I entradas de

selección, lo que producira el consiguiente qhono económico.

Tabla 5.6. Representación de la función a implementarb

D6

Dr/D2'D3 .'Do'D5.D-.D7

D8Dg ,'Dro

DrDtz n

D."Dro ,Dtu

AB

L

a 000 001 010 011 100 t01 110 111

0 I I 1 I

I 1 1

Do D1 D2 D3 D4 D5 D1

174 ELEcrRoNtcADtctrAL

Si queremos implementar la función del ejemplo anterior utilizando un multiplexor de tresentradas de selección, comenz(remos por realizar una tabla como la Tabla 5.6, en la cual serepresentan con un I las combinaciones de las uariables de entrada que interuienen en la función.

En dicha tabla se agrupan por columnas todas las posibles combinaciones de tres de lasvariables de entrada, dejando en las filas las posibilidades de la variable que resta.

De la Tabla 5.6 se deduce que la función se hace actiua en los siguientes casos:

. Independientemente del valor de la variable a, si se produce alguna de las siguientes combina-ciones de las variables b, c y d:

001 ... . ...... F¿¿ 100.......... bcA 110.......... bcd

. Si valiendo 0 la variable a se produce alguna de las siguientes combinaciones de las varia-blesb,cyd:

011 ... ....... 6cd 101..........b.d 111.......... bcd

De la Tabla 5.6 se deduce también que la función no se actiua en los siguientes casos'.

. Independientemente del valor de a, cuando las variables b, c y d valen:

000... .. ..... Fed 010... ....... Fcd

. Si valiendo 1 la variable a se produce alguna de las siguientes combinaciones de b, c y d:

011..........6cd l0l..........bad 111..........bcd

116(7404\

DoZD1

D2zD3

DoD5D^D,

Figura 5.5. lmplementación de la función de la Tabla 5.6

CIRCUITOS COMBINACIONALES MSI 175

Por tanto, la implementación del circuito se consigue aplicando las variables b, c y d a las tresentradas de selección del multiplexor y conectando las entradas de los canáles de la siguiente forma:

.CanalesOy2a0.

.Canales l,4y6al.

. Canales 3, 5 y 7 a través de un invers or a la variable a, ya qve su valor es siempre el contrariodel de dicha variable.

En la Figura 5.5 se puede apreciar el conexionado descrito.

5.10. COMPARADORESBINARIOS

Los circuitos comparadores son circuitos combinacionales que indican la relación de igualdad odesigualdad existente entre dos números binarios A y B de r bits cada uno. Además, suelen

Tabla 5.7. Funcionamiento del comparador binario tipo 7485

Entradas de comparaciónEntradas

de casc¡daSalidas

Az 83 A2 B2 B1A1 Ao Bo A>B A<B A:B A>B A<B A:B

Ar> B,Ar<8,At: BtAt: BzAt: BzAt: BsAs: BzAt: BtA.- B,At: BtAt: BtAt: BtAt: BzAz: Bz

X

X

A, > Br.

At<BtAz: BzAz: BzAz: BzAz- BzAz: BzAz: BzAz: BzAz: BzAz: BzAz: Bz

AAAAAAAAAA

X

X

X

X

>B<B:B:B:B:B:B:B--B:B

X

X

X

X

X

X

Ao> BoAo<BoAo: BoAo: BoAo:,BoAo: BoAo: BoAo: Bo

XXXXXXXXXXXXXXXXXXXXXXXX100010001xx1110000

100010100010100010100010100010001001000110

ItlU,-naro f,tf,l,ir"ro J"l

I sutiou, a.t

J comOarador

Entradas de cascada

Figura 5.6. Esquema de un comparador de cuatro bits

AoA,A2

A" A>BBo A--BB, A<BB,B3

A>B A_B A<B

176 ELEcrRoNtcA DtGtrAL

disponer de una serie de entradas de acoplamiento en cascada para poder comparar palabras conmayor número de bits que los permitidos por el comparador que usamos.

En la Figura 5.6 se muestra el diagrama esquemático de un comparador del tipo 7485, siendosu tabla de funcionamiento la que aparece en la Tabla 5.7.

5.11. CIRCUITO SEMISUMADOR

El semisumador es un circuito digital que efectúa la suma binaria de los dos dígitos de entrada,proporcionando en su salida el resultado de la suma y el posible acarreo (carry) producido.

Su representación esquemática aparece en la Figura 5.7, donde sus terminales representan:

. S: resultado de la suma binaria de los dos dígitos.

. C: acarreo de salida.

. ay b: dígitos a sumar.

Figura 5.7. Representación esquemática de un semisumador.

La tabla de verdad que representa su funcionamiento, corresponde a la Tabla 5.8.

Tabla 5.8. Tabla de verdadde un circuito semisumador

Enfr.sdasalt

SalidasSC

000110lt

00101001

De la Tabla 5.8 se pueden deducir las ecuaciones lógicas de salida del circuito, éstas son:

S:a'b+a'6:a@bC : a'b

El circuito que cumple estas ecuaciones aparece en la Figura 5.8.

CIRCUITOS COMBINACIONALES MSI 177

Figura 5.8. Circuito semisumador.

5.I2. CIRCUITO SUMADOR TOTAL

El circuito sumador es un circuito aritmético que efectúa la suma binaria de los dos digitos deentrada con el acarreo de entrada procedente de la etapa anterior. Posee, por tanto, las mismassalidas S y C que el semisumador, pero tiene una entrada más. La Tabla 5.9 muestra su tabla deverdad.

Tabla 5.9. Tabla de verdadde un circuito sumador total

Las ecuaciones de este circuito sumador son las siguientes:

S : a. b. e, * a.6. eo * a 6. C, r a. b. Co : a@ b @ C,

C : a. b. e" + a. b. Co I a. 6. C" -l a. b. Co : a. b + C".(a. b + a. 6):a.btCo.@@b\

El circuito sumador y su representación esquemática aparecen en la Figura 5.9.

a

b

c"

Entradas

C"abSalidas

.SC

0 000 01010011100101110111

0010100110010111

Figura 5.9. Circuito sumador total.

178 ELEcrRoNrcADtGtrAL

Existen circuitos comerciales que realizan la suma binaria de un bit (7480), de dos bits (7482),y de cuatro bits (7483).

5.13. CIRCUITOSRESTADORES

La estructura de estos circuitos es muy similar a la de los sumadores, con las únicas diferenciasde realizar la resta binaria entre los dígitos de entrada y que el acarreo, tanto de salida como deentrada, recibe el nombre de préstamo.

En la Figura 5.10 y en la Tabla 5.10 aparecen las características de un restador total.

Tabla 5.10. Tabla de verdadde un circuito restador total

Entradas

P"abS¡lid¿s

DP

0 000 01010011100101110111

0011100011010011

b

P.

Figura 5.10. Representación esquemática y estructura de un restador total.

En la práctica, los circuitos restadores suelen realizarse con sumadores, haciendo la resta porcomplementación.

CIRCUITOS COMBINACIONALES MSI 179

PROBLEMAS RESUELTOS

5.1. Realizar con puertas lógicas un codificador de cuatro a dos líneas en binario natural,con prioridad a la entrada de menor peso.

Solución: Como sabemos por el Apartado 5.4 de este capítulo, los codihcadores de prioridad respon-den, en el caso de que se active más de una entrada, como si sólo se hubiera activado la de mayorprioridad de ellas; en nuestro problema, será la de peso menos signihcativo. Por tanto, su tabla deverdad será 1a que aparece en la Tabla 5.11.

Tabla 5.11. Tabla de verdaddel Problema 5.1

EntradasA3 A2 fl1 Ao

Salidas.tl .to

X

X

x1

X

X

1

0

X

1

00

1

000

00I1

0I01

x : Indiferente

En dicha tabla podemos observar que, si se activala entrada ao, y siendo indiferente que se activen o nootras entradas, en la salida aparece el equivalente en binario natural del cero; esto es, S, : 0 y So : 0.

ao

Figura 5.11. Codificador del Problema 5.1 .

180

5.2.

ELECTRONICA DIGITAL

De igual forma, para que en la salida aparezca el valor binario 10, es necesario que se active laentrada a2 y que no se activen las entradas a, ni ao, ya que, si esto sucediera, cualquiera de ellastendría prioridad sobre ar. Sin embargo, es indiferente qué se active o no d3. oe módo similar sededucen todas las demás combinaciones de la Tabla 5.11.

Las ecuaciones de ,S, y So son las siguientes:

St : az',át' do + a3. A2. dt. ao : at. ao.(az * at. dz) : at. ao.@, * ar)

So : dr' ao + ar. dr. d,.' do :.ao. (a, t az. az. dt) : ao. (a, * az. az)

De estas ecuaciones se obtiene el circuito que aparece en la Figura 5.11.

Diseñar, empleando puertas lógicas, un codificador de ocho a tres líneas con salida enbinario natural y prioridad a la entrada de mayor peso.

Solucién: Siguiendo el mismo procedimiento del Problema 5.1, pero dando ahora prioridad a laentrada de mayor peso, se obtiene la Tabla de verdad 5.12.

De la Tabla 5.12 se obtienen las siguientes ecuaciones del circuito:

So :,i, . aa. as. a+. at. oz. at + A1. a6. ás. d+. a, * a1. da. as * a, :: at * au . la, I aa. @3 I ar. ar)]

St : %. au. ds. a+' at. a, * dr. ae. ds. d+. at I dr. au * a, :: at * au * ár.ao- (a3 * a2)

Sz : at' da' ds' ao I a7. aa. as * a7. au * a, : a7 + a6 + as + a4

Tales ecuaciones dan lugar al circuito de la Figura 5.12.

Utilizando codificadores comerciales de ocho a tres líneas con salida en binario natural yprioridad a la entrada de mayor peso, tipo 74148, y las puertas lógicas necesarias, imple-mentar un codificador de dieciséis a cuatro líneas, con prioridad a la entrada de mayor pesoy con salidas activas a nivel alto.

Tabla 5.12. Tabla de verdad del Problema 5.2

Entradas41 46 As A4 43 42 Ar Ao

Salid¡ss2 's1 s"

000000010000001x000001xx00001xxx0001xxxx001xxxxx0lxxxxxxlxxxxxxx

000001010011100101110tlt

5.3.

CIRCUITOS COMBINACIONALES MSI 181

. Figura 5.12. Circuito resultado del problema 5.2.

Solución: El 74148 es un codificador de ocho a tres líneas con salida en binario natural y prioridada la entrada de mayor peso. Tanto sus entradas como sus salidas son activas en nivel bajo (0) y disponeademás de tres líneas especiales:

. Er. Es 1a entrada de inhibición que pone en nivel alto las salidas lo, At y Az, independientementedel valor de las entradas, cuando se le aplica un 1. Desbloquea el codificador cuando se presentaun 0 en esta entrada.

o Eo. Esta salida nos indica, con un nivel b4jo, el momento en que no están activadas ninguna delas entradas del codihcador (es decir, todas las entradas están en nivel alto), permaneciendo a 1

en el resto de los casos.. GS. Esta salida se activa con un nivel bajo cuando se ha activado alguna de las entradas.

Teniendo en cuenta el funcionamiento del codihcador 74148 anteriormente descrito, podemosobtener un codihcador a 16 entradas y cuatro salidas sin más que acoplar dos pastillas iq4g, ¿"forma que, a una de ellas, se conecten las ocho entradas de menor peso y a la otra las restantes, tal ycomo aparece en la Figura 5.13.

En dicha figura vemos cómo la salida A'o del codihcador final se obtiene de una puerta NANDa la que entran las dos salidas lo de ambos codificadores. Laraz6n de emplear una puerta NANDestá en que las salidas de los codificadores son activas a nivel bajo y, por otra parte, nosotros queremosque el codificador final tenga sus salidas activas en nivel alto. De forma similar se obtienen las salidasA't ! A'2.

Para conseguir que las puertas NAND anteriormente mencionadas funcionen adecuadamente espreciso que las salidas de los dos codihcadores no se activen simultáneamente si llegaran a activarseentradas de ambos codificadores. Este problema se resuelve empleando las entradas de inhibición .8 ,las cuales nos servirán además para conseguir que el codificador que soporta las entradas de mayorpeso tenga prioridad sobre el que soporta las de menor peso.

Conectaremos la entrada de inhibición del conjunto E', a la entrada E del codilicador C, (quesoporta las entradas de mayor peso) y la salida ¿o de éste a la entrada E, del codificador Cr. De estamanera, si se activa una entrada de ambos codilicadores, siempre tendrá prioridad el codificador quesoporta el mayor peso y, por tanto, su salida Eo adoptará un nivel alto que inhibirá al codihcador Cr.

182 ELEcrRoNrcADrcrrAL

Por último, para obtener la cuarta salida del codihcador final A'r, basta con llevar una puertamultiplicadora a la salida Zo del codificador de mayor prioridad Cr(ya que ésta valdrá I siempre quea las entradas del codificador les llegue información) a \a enlrada Ej del codificador total.

€.s €rn€r, €r. €to €" €e e7 e6 e5 e4 e3 e2 el eo

76543210

74148c

74148c1

1147408

6" A2A1A,

1/47400

1147400

1/47400

AL A' A', AL

Figura 5.13. Codificador con prioridad de cuatro a dieciséis líneas.

5.4. Realizar el diseño de un decodificador de dos a cuatro líneas con entrada en binario naturaly salidas activas en nivel alto empleando sólo puertas lógicas.

Solución: Cuando en un decodificador aparece en su entrada una cierta combinación, se activa lasalida equivalente a su valor binario; teniendo en cuenta lo dicho, se realiza la Tabla de verdad 5.13.

Tabla 5.13. Tabla de funcionamientode un decodificador de dos a cuatro líneas

Entradasa1 ao

Salidass" ,sl s, .t3

00

1

1

01

01

1

0

00

01

00

001

0

0001

Et 76543210

Eo G, A" AlAo

CIRCUITOS COMBINACIONALES MSI 183

De esta tabla se obtienen lbs siguientes ecuaciones:

So:ao'at ) St:ao'c7r I Sz:ao'at I Sz:ao'at

El circuito final aparece en la Figura 5.14.

Figura 5.14. Decodificador de dos a cuatro líneas.

ao

so

s,

s"

s3

5.5. lmplementar la siguiente función lógica empleando elBCD a decimal\ 7442:

F:i't+*'u+r'

decodificador comercial (de binario

Z'u

Solución: Seguiremos, para resolver este problema, el procedimiento indicado en el Apartado 5.6 de

la introducción teórica de este capítulo.En primer lugar observamos que la función a implementar no es un minterms completo porque

existen cuatro variables en la función y ningún sumando posee las cuatro. Por ello, comenzaremospor obtener la función completa con los procedimientos expresados en el Capítulo 2; es decir,representando la ecuación en un mapa de Karnaugh y, seguidamente, obteniendo de él la ecuaciónminterms íntegra. En la Figura 5.15 aparece la función representada en el mapa.

v'00

01

11

10

Figura 5.15. Mapa de Karnaugh del Problema 5.5.

184 ELECTRONICA DIGITAL

Partiendo del mapa de Karnaugh, se obtiene la siguiente ecuación:

F : i. r. z' u + x. y.,. t: + t. r. z. u * i. y. z. u ** i' y' 2. u * i. y.. z. u + x. y. Z. u

A continuación aplicaremos el procedimiento descrito en el Apartado 5.6, y diremos:

' El decodihcador a emplear deberá tener cuatro lineas de entrada por poseer cuatro variables lafunción a implementar.El 7442 posee cuatro entradas en binario BCD y diez salidas.

' Los términos que hacen 1.la función corresponden a los equivalentes decimales:0, 1,2,3,5,7 y 9.. Por último, realizaremos las siguientes conexiones:

-,r' que es la variable de mayor peso en la tab\a de la función, con A3, que es la entrada demayor peso en el decodilicador 7442.

-y de la función con A, del decodihcador.

- z de la función con A, del decodificador.

-u de la función con A, del decodificador.

- Las salidas O, 1,2, 3, 5,7 y 9 del decodificador a una puerta NAND por tener el decodifica-dot 7442 sus salidas activas en nivel bajo. En realidaá emplearemos una puerta NAND deocho entradas, al no existir integrados comerciales de este tipo con siete eniradas, y conecta-remos la octava entrada a I para que no influya en el resultado. El circuito final áparece enla Figura 5.16.

x

vzv

Figura 5.16. Resultado del Problema 5.b.

5.6. Utilizando un decodificador BCD a decimal del tipo 7442 y puertas NAND de dos entradas,implementar el circuito que corresponde a la siguiente función:

F : a.6. ¿ + a. b. a + a.6. c + a.6..Solución: La función a implementar es un minterms completo de tres variables en el cual los valoresequivalentes en binario y decimal de cada uno de sus términos son:

a'6.c:l0oa'6'c:0Ol

A'b'c:010:2a.6.a:000:o

:4:1

01

2y'.33/.2441 5Ao6

7

89

De lo anteriormente indicado se deduce que debemos emplear las salidas del decodifica dor 0, 1,2 y 4.

CIRCUITOS COMBINACIONALES MSI 185

El decodilicador 7442 pos€e cuatro eÍtradas y nuestra función sólo tiene ocho variables, causapor la que la entrada de mayor peso del decodihcador deberá conectarse permanentemente a 0,consiguiéndose de esta forma que todas las combinaciones que puedan entrar estén comprendidasentre 0@0 y 0111.

Por último, para realizar la conexión de las salidas del decodihcador, al poder emplear sólo puertasNAND de dos entradas y precisar una puerta NAND de cuatro entradas, procederemos del siguientemodo:

o Conectaremos las salidas 0 y 1 del decodificador a una puerta NAND.o Conectaremos las salidas 2 y 4 del decodificador a una puerta NAND.. Seguidamente, tendríamos que realizar la suma de las salidas de las dos puertas NAND, pero,

como no tenemos sumadores, sustituiremos la sumadora por su equivalente en puertas NAND;es decir, dos NAND montadas como inversoras y una NAND final. La Figura 5.17 nos muestrael circuito hnal.

igura 5.17. Circuito con el resultado del Problema 5.6.

5.7. Realizar la implementación de la siguiente función lógica empleando el decodificador co-mercial (de binario BCD a decimal) 7442:

F : x' y * x' 2' u * x' v' D t 2' u + v' t)

Solución: A1 tratarse de un minterms incompleto, procederemos en primer lugar a obtener la funcióncompleta empleando la representación en el mapa de Karnaugh de la Figura 5.18.

xYz

7442

1 /4 7400 1 /4 74OO

01

234

567

8I

1 /474OO 1 /474OO

z 00 01 11 10

00

01

1(0) 1(8)

1 (1) 1 (5) |,e ---1(e)

U o1(2) U

Figura 5.18. Mapa de Karnaugh del Problema 5.7.

186 ELEcrRoNtcADtctrAL

En este mapa se han indicado, entre paréntesis, los valores decimales equivalentes al término repre-sentado en cada casilla. De ello se deduce la existencia de cuatro términos que no pueden ser realizadospor el decodificador 7442 con los métodos empleados en problemas anteriores, que son:

x'y'z'L)x'y'Z'ux'y'z'ux'y'z'D

1010 : l0

1101 : 13

1011 : 11

1111 : 15

Para representar estos términos intentaremos, en primer lugar, su simplificación en el mapa,siempre que esto sea posible. En nuestro caso, y tal como aparece en el mapa de la Figura 5.18, se

pueden realizar dos simplihcaciones que dejan reducidos los cuatro términos a la siguiente subfunción:

x'y'D+x'r'z

La salida total se obtend¡á sumando esta subfunción con la salida de la puerta NAND que reúne

los términos realizados con el decodificador.La Figura 5.19 representa el circuito final.

x

vz

116 7404 1/3 7411

Figura 5.1 9. Circuito con el resultado del Problema 5.7.

5.8. Utilizando un decodificador y puertas lógicas, realízar el circuito que es capaz de respondera los cronogramas de las Figuras 5.20 y 5.21.

7442

116 7404

01

234567II

CIRCUITOS COMBINACIONALES MSI 187

Entradas

Figura 5.20. Cronograma de entradas del Problema 5.8.

Figura 5.21 . Cronograma de salidas del Problema 5.8.

Solucién: Analizando los estados de entrada y salida de los cronogramas de las Figuras 5.20 y 5.21,

se puede deducir la Tabla 5.14, que representa la tabla de verdad de la función que cumple dichos

cronogramas.

Tabla 5.14. Tabla de verdaddel Problema 5.8

."...1:

¿lte X Y

000001010011100101110111

1

0IU

1

00

1

01

I01

000

Para implementar la tabla de verdad anterior podemos emplear un decodihcador 7442 de BCD a

decimal, de forma que, cuando aparczca una determinada combinación binaria en las entradas, se

188 ELECTRONICA DIGITAL

active la salida decimal equivalente del decodificador. Siguiendo el anterior método, la salida X delcircuito deberá estar conectada, a través de una puerta NAND, a las salidas 0,2,4 y 7 del decodihcador,mientras que la salida )z se deberá conectar, por medio de una NAND, a las salidas l, 2 y 4 deldecodiñcador.

En la Figura 5.22 aparece el conjunto del circuito.

Figura 5.22. Circuito con el resultado del problema 5.g.

De este modo, si por las entradas a, b y c del conjunto introducimos la secuencia de ondas queaparece en el cronograma de la Figura 5.20, en las salidas X e Y aparecerán también las secuenciasde la Figura 5.21.

5.9. Utilizando dos decodificadores de tres a ocho líneas del tipo 74138 y puertas lógicas,implementar un decodificador de cuatro a dieciséis líneas.

Solución: El decodificador 74138 posee, para su control, tres líneas de enable, o autorización, deno-minadas Er, E, Y 8., de las cuales, las dos primeras son activas a nivel bajo y 1a tercera es activa anivel alto.

74138

15',t4131211'1098 7 6 5 4 3 2 1 0

Figura 5.23. Decodificador de cuatro a dieciséis líneas.

01

234567

8I

dcba

15',t4131211'109 8

E, E. E. A. A,

76543210

E, E2 E3 A" A'

76543210

5.10.

CIRCUITOS COMBINACIONALES MSI 189

E1 decodilrcador final dispondrá de cuatro entradas denominadas, de mayor a menor peso: d, c, b, a.Por otra parte, como los integrados 74138 sólo disponen de tres entradas: c, b, a, para obtener lacuarta entrada emplearemos las entradas de inhibición 8., de forma que, dependiendo que el valorde la entrada d sea 0 o 1, el circuito activará el decodificador que soporta las salidas de menor peso

o las de mayor peso, respectivamente.El circuito final aparece en la Figura 5.23.

Implementar un visualizador numérico de cuatro dígitos, rcalizado con displays de siete

segmentos en cátodo común y decodificadores de BCD a siet€ segmentos del tipo 7448.

El visualizador deberá cumplir las siguientes normas:

. Si el número decimal a representar es menor de 1.000, no deberán encenderse los cerosno significativos de la izquierda.

o El cero decimal se representará por un solo 0 en la posición derecha.

Sofución: El 7448 es un decodificador BCD a siete segmentos de cátodo común, causa por la cuales directamente compatible con el tipo de visualizador a emplear.

Teniendo en cuenta el funcionamiento de este decodificador, reflejado en la Tabla 5.15, el circuitoque ha de realizar es el de 1a Figura 5.24.

Tabfa 5.15. Tabla de funcionamiento del decodificador 7448

LT RBI Entradas BCDa3 a2 ar aO

BTIRBO Funcionamiento

0 X X X x XTerminal utilizadocomo salida con I

Modo Lamp l"¿s¡. Todas las salidasde1 decodihcador a 1

X X X X X XTerminal utilizadocomo entrada a 0

Modo Blanking Input. Todas las sa-

lidas del decodificador a 0

I 1Númeroen BCD

Terminal utilizadocomo salida con 1

Modo normal. P.ealiza la decodih-cación del número BCD de las en-tradas

1 0 0 0 0 0Terminal utilizadocomo salida con 0

Modo omisíón cero. Decodifica elcero BCD presente en la entrada,pero lo omite poniendo a 0 todas lassalidas

Como nyecle up-ry.I.r9 en la Figura 5.24, en ei decodi{icador C, se han puesto a 1 las entra-

das LT, RBI y BIlRBO,por 1o que decodifica de forma normal cada uno de los números presentes

en sus entradas, incluido el 0 (0000 en BCD).

Los decodificadores tienen conectada su patilla LT (Lamp Tesr) a 1 para que no se active este

modo de funcionamiento del decodificador; asimismo, este terminal está a 1 en C, y Cr.La entrada

de RBI del C, (Rippte Blanking Input) esfá conectada a 0, por lo que se decodilicarán todas las

Unidades

BCDEFG

BI

RRBBL

A3A2A1A| o I T

190 ELEcrRoNtcADtGlrAL

Millares Centenas Decenas

Figura 5.24. Visualizador de siete segmentos del problema 5.10.

H H H

BCDEFG

B

I

RRBBLotr4342A1 Ao

BCDEFG

BI

RRBBL

4A2A1A| o t f

ABCDEF

BI

RRBBL

A3A2A1A| O I f

Tabla 5.16. Tabla de verdad del Problema 5.11

abcd ,so ^tl s2 s3 .s4 's5 s6 s' s_ s'

0000000100100011010001010110011110001001101010111100110111101111

00000000000000001000000011000000111000001111000011111000111111001111111011111111000000000000000000000000000000000000000000000000

01

1

1

I1

II1

1

000000

CIRCUITOS COMBINACIONALES MSI 191

entradas, excepto cuando en ellas se introduce 0000; en ese instante, las salidas del decodificador se

pondran a 0, apagándose todos los segmentos del disptay y poniendo la salida BIIRBO (BlankingInputlRipple Blankíng Output) a 0.

Por otra parte, como la patilla ¿e Ñ ¡nAO del decodificador Co está conectad a a la entrada RBIdel Cr, que visualiza las centenas, éste actuará de igual forma que el Cn. La anterior operación serepite de nuevo entre el decodificador C. de las centenas y el C2 de las decenas.

4 7400

1/6 ,74041/4 7400

1/6 74041/4 7400

1/4 74OO

1/6

1/6

7404

7404

1/4 74OO

1/6 74041/4 74OO

1/6 74041/4 .7400

't 14 74007442

116 7404

dcDa

Figura 5.25. Circuito con el resultado del Problema 5.11.

0123456789

A3 42 41 Ao

dcb

192 ELEcrRoNtcADtctrAL

5.11. Implementar un decodificador BCD a decimal que cumpla la Tabla 5i16, utilizando paraello un decodificador del tipo 7442 y puertas lógicas.

Solución: El 7442 es un decodificador de BCD a decimal con las salidas activas en e1 nivel bajo.Según la Tabla 5.16, el decodificador a implementar debe activar con nivel alto, tanto la salida

cuya decodificación corresponde, como todas las de peso inferior. Por tanto, habrá que diseñar unsistema que detecte que una salida esté a 0 y ponga a I dicha salida y las anteriores. Para ello,basta con comenzar colocando un inversor en la salida de mayor peso (que nos convierta los 0 en 1

y viceversa), y poner en el resto de las salidas una puerta NAND que compare cada salida con lainversa de la salida anterior de mayor peso.

Por tanto, el circuito será el de la Figura 5.25.

5.12. Realizar un decodificador de binario BCD tipo Aiken a decimal empleando puertas lógicas.

Solución: Como ya sabemos por el Capítulo 4, el BCD Aiken es un código binario que emplea lascinco primeras y las cinco últimas combinaciones de cuatro dígitos binarios. Por ello, la tabla deverdad del decodificador a diseñar es la que aparece en la Tabla 5.17.

Representemos seguidamente en un mapa de Karnaugh todas las casillas indiferentes para obtenera continuación las ecuaciones de cada una de las salidas. Dicho mapa aparece en la Figura 5.26.

Tabla 5.17. Decodificador Aiken a decimal

dcba ,so ^sl ,s2 s. ^s4 s' .s6 & s" s"

0000000100100011010001010110011110001001101010111100110111101111

10000000000100000000001000000000010000000000100000XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX00000100000000001000000000010000000000100000000001

Figura 5.26. Mapa de términos indiferentes del Problema 5.12.

CIRCUITOS COMBINACIONALES MSI 193

Las ecuaciones simplificadas por Karnaugh de cada una de las salidas son:

So:5.8.d ; Sr:á.a.d ; Sz:a.c.d ;

S¡:a'c'd ; S+:a.b ; lSr: a.6 ;

Sa:a.¿.d: St:a'c.d;Sr:o.c.d; Sg:b.c'd

El circuito que corresponde aparece en l,a Figura 5.27.

Figura 5.27. Decodificador del Problema 5.12.

5.13. Realizar un circuito convertidor de código, empleando sólo puertas lógicas, para transformarcantidades expresadas en BCD tipo Aiken a BCD natural.

Solución: Partiendo de la tabla de verdad del convertidor que aparece en la Tabla 5.18 deduciremossus ecuaciones lógicas.

.so

s,

s,

.s3

s,

su

s6

s8

s"

1/4 7408

1 /4 7408

194 ELECTRONICA DIGITAL

Las ecuaciones de cada una de las salidas BCD serán:

: a.b.c.d + a.b.c.d: b.c.d.(a + a\: b.c.dC: a'6'c'd + a'b'c.d + a-5.c.d + a.6.c.d: a.6-c * 6.c'd + a'b'c'd

B : a' b' c' A + a' b' E' d + a' 6' c' d + a' 6' c' d : b' ¿' d + 6' c' d

A: a'6'¿'d + a'b.c.d + a'b'c'd + a.6.c'd + a'b'c'd: a

Finalmente, el circuito es el de la Figura 5.28.

dcba

1/6 7404

1/3 7411

113 7411

1/4 7432

1/4 7432

1/2 7421

1/4 7432

1/3 7411

Tabla 5.18. Codificador Aiken a BCD

Entr¿das Aiken Salidas BCDDecimal

dcba DCBA000000010010001r010010111100110111101111

0000000100100011010001010110011110001001

01

2

J

45

6

7

8

9

Figura 5.28. Codificador Aiken a BCD.

CIRCUITOS COMBINACIONALES MSI 195

5.14. Realizar un circuito convertidor de código que teniendo por entrada un número binario decuatro bits (valores decimales del 0 al 15), genere en su salida su equivalente en BCD natural,expresado de la siguiente forma:

¡ Cuatro bits para representar las unidades (de 0 a 9).. Un bit para representar las decenas (que puede tomar el valor 0 o l).

Solución: La representación en bloque del circuito a realizar es la de la Figura 5.30.

Figura 5.29. Convertidor de código de binario natural a BCD.

De la estructura anterior se deduce que la tabla de verdad de este circuito es la que se muestraen la Tabla 5.19.

Tabla 5.19. Tabla del convertidordel Problema 5.14

Aplicando seguidamente a cada salida los mapas de Karnaugh para simplificar las ecuaciones, seobtienen los mapas de la Figura 5.30.

abcd

abcd E ABCD

00000001001000110r0001010110011110001001101010111100110111101111

00000000001

1

II1

I

000000010 0 1' 0001101000101011001ll10001001000000010010001101000101

a

00

01

11

10

c00 01 11 10

a)I 1 1 ¡

u 1 1 _l

196 ELECTRONICA DIGITAL

d

B=d.b+d.c.6

C:il .c+b.c

E=d.c+b.d

Figura 5.30. Mapas de Karnaugh del Problema 5.14.

La implementación del circuito representadoFigura 5.31.

CIRCUITOS COMBINACIONALES MSI 197

por las anteriores ecuaciones puede verse en la

1/4 7408

Figura 5.31 . Convertidor binario natural a BCD.

5.15. Diseñar un circuito digital cuyo funcionamiento sea tal que, al introducirle tres dígitosbinarios, se obtenga en un display de cátodo común a las salidas expresadas en la Tabla 5.20.

Tabla 5.20. Tabla de verdaddel Problema 5.15

1/4 7408

1/4 7408

xyz Salida

000001010011100101110111

198 ELEcrRoNrcADrcrrAL

Solución: lJn display de cátodo común está constituido, como ya se explicó en la Figura 5.1 y en laTabla 5.4, por siete diodos LED's, cada uno de los cuales forma un segmento cuya denominaciónaparece en dicha figura. Cuando se pone un 1 en alguno de los ánodos, el segmento correspondiente

se ilumina.

Según 1o expuesto en la Tabla 5.21, aparecen los segmentos que tendrán que activarse para cumplir la

Tabla 5.20 del circuito:

Tabla 5.21 . Segmentos del displayque deben activarse

xlz a b c d e f ó

000001010011100101110111

I1

01

01

1

1

II001

001

I1

1

01

001

1

01

1

1

1

01

1

1

1

1

01

1

1

01

1

0III1

El circuito a diseñar dispondrá, por tanto, de tres entradas y siete salidas, cada una de 1as cuales

acfiyará a cada uno de los siete segmentos. Dichas salidas serán activadas a nivel alto, ya que así lorequiere la estructura de los dísplays en cátodo común.

Para obtener las ecuaciones de cada una de las salidas emplearemos los mapas de Karnaugh que

aparecen en la Figura 5.32.

z\/ oo 01 11 10

0

I

r;) r¡It, 1 ['/

z

a)

xY,Y

a=z+ty+xy

a:z+x @ y b= xl+yZ+ xyz

Figura 5.32. Mapas de Karnaugh del Problema 5.15.

v 00 01 11 10

0

1

tt \-* ? e

c)['J 1

xZ

c:x2+*l+lz+xyz

e=Z+x+y

CIRCUITOS COMBINACIONALES MSI 199

d= tZ+ xl+yz

f=z+x+y

Yz

xy

xy

0

z

YZ

y2 g=x+y2+lz

g=x+(y @ z)

Figura 5.32. Mapas de Karnaugh del Problema 5.15. (continuación).

por tanto, el circuito que cumple las condiciones del enunciado es el de la Figura 5.33.

z Yoo 01 11 10

0

1

e D r;)d)e l U

y00 01 11 10 x

0

1

a Ic)D tJ- 6

ELECTRONICA DIGITAL

1/4 7432

1/4 7408

1/4 7408114 7432

1t4 7404

1/4 7432

114 7408

1/4 7486

114 7432

114 7432

1 /4 7432

Figura 5.33. Circuito resultado del Problema 5.15.

CIRCUITOS COMBINACIONALES MSI

5.16. Implementar el Problema 5.15 empleando un decodificador BCD a decimal tipo 7442 y laspuertas lógicas necesarias.

Solución: También puede diseñarse el circuito del Problema 5.15 utilizando un decodificador del tipoBCD a decimal, como el 7442. Este decodificador dispone de 10 salidas activas a nivel bajo, de las

cuales sólo se emplearán ocho, que son las que corresponden a las diferentes combinaciones de los

bits x, y y z de entrada. A partir de la Tabla 5.21, se puede deducir que:

. La salida a deberá dar un 0 cuando se presenten las combinaciones 010 y 101, estando en el resto

de los casos a 1. Por tanto, dicha salida se obtendrá de una puerta AND a la que conectaremos

las salidas 2 y 4 del decodificador.. La salida b deberá dar un 0 cuando aparezca 010,011, 101 o 110. Se obtiene, en consecuencia, de

una puerta AND que tenga conectadas las salidas 2, 3, 5 y 6 del decodihcador.o La salida c se obtiene por el mismo razonamiento de una puerta AND conectada a las salidas

3, 5 y 6 del decodificador.. La salida d se obtiene multiplicando las salidas 1 y 6 del decodificador.. Las salidas e y f se obtienen, respectivamente, de las salidas 7 y 4 del decodihcador.. La salida g se obtiene multiplicando las salidas 0 y 3 del decodificador.

Por tanto, el circuito implementado es el que se muestra en la Figura 5.34, donde puede apreciarse

que la entrada de mayor peso del decodificador está conectada a 0 para conseguir que sólo puedan

entrar al decodificador las combinaciones de las Tablas 5.20 y 5'21.

z

vx

201

1

2Ao3Ar4Ar5A-G'7

89

114 7408

114 7408

Figura 5.34. Resultado del Problema 5.16.

202 ELECTRONICA DIGITAL

5.17. Implementar un multiplexor de cuatro a uno canales con puertas lógicas.

Solución: Los multiplexores poseen un número de entradas de selección relacionado según la fórmulaque aparece en el Apartado 5.8 de este capítulo. Por ello, nuestro multiplexor precisa de dos entradas

de selección. La tabla de verdad del circuito a implementar es la que aparece en la Tabla 5.22.

Tabla 5.22. Tabla de verdad de un multiplexorde cuatro a uno canales

De esta tabla se deduce ia siguiente ecuación:

s : er' eo. Do* fr' co' D\ + cl

Por último, el circuito de la Figura 5.35 representa la

.eo.Dr-t Ct.co.D,

implementación de dicha ecuación

116 7404

Do

-1/6

7404D1

1/3 7411

114 7432

114 7432

114 7432

Entradas de control Canales de entr¡da Salidas

Ct Ca D3 D2 DI Do .9

0

0001

1

II

001

I001

1

X

X

X

xX

X

0I

X

X

X

X

01

X

X

X

x01

X

xX

X

01

X

X

X

X

xX

01

0I01

01

1/3 7411

1/3 7411

Figura 5.35. Multiplexor de cuatro a uno canales.

CIRCUITOS COMBINACIONALES MSI 203

5.f8. Implementar la siguiente función empleando un multiplexor de 16 canales de entrada deltipo 74150:

F : x'y -l x. Z.u + x' y'D * Z'u + r't)Solución: La función dada está expresada bajo la forma de minterms incompleto; luego, en primerlugar, obtendremos la ecuación minterms completa por medio de su representación en el mapa de

Karnaugh, tal y como aparece en la Figura 5.36.

x00 01 11 10

00

01

11

10

1(0) 1(8)

1 (1) 1 (5) 1(13) 1 (e)

1(15) 1(11)

1(2) 1 (10)

Figura 5.36. Mapa de Karnaugh del Problema 5.18.

En el mapa de la Figura 5.36 aparece, en cada casilla con 1, el valor equivalente en decimal de

cada término. Por tanto, deberemos conectar a 1 las entradas de los canales 0, 1,2, 5,8, 9, 10, 11, 13

y 15, conectando el resto de los canales a 0.

Las entradas x, y, z y u serán conectadas, respectivamente, a las entradas S., Sr, Sr y So delmultiplexor.

El circuito final aparece en la Figura 5.37.

xvx

D3D4D5

D^

D7

DsD"DroD,,Dr.D."D.nD,_

Figura 5.37. lmplementación de las funciones del Problema 5.'l 8.

204 ELECTRONICA DIGITAL

5.19. Realizar la implementación de la función del Problema 5.18 empleando un multiplexor deocho canales del tipo 7415I.

Solución: En este caso, nuestro multiplexor sólo dispone de tres entradas de selección y ocho canales,por lo que procederemos como se indicó en el Apartado 5.9 de este capítulo.

Comenzaremos por obtener la función bajo la forma de minterms completo del mapa de Karnaughde la Figura 5.36, dicha ecuación es:

F : x. t. Z' u + x. l. Z. u + r. t. z. u * i. y. Z. t) + x. r. Z. u ++ x. l. Z' u I x- r. z. u * x. y. z. D + x. y. Z. u + x. y. z. t)

Representemos seguidamente esta función en una tabla como la Tabla 5.6 del Apartado 5.9 de laintroducción teórica, obteniéndose así la Tabla 5.23.

Tabla 5.23. Representación de la función del problema 5.19v

De dicha tabla se deduce:

o Las entradas de los canales 0, 1,2 y 5 han de conectarse a I permanentemente.r Las entradas de los canales 4 y 6 han de conectarse a 0 permanentemente.o Las entradas de los canales 3 y 7 han de conectarse a la señal -r, ya que, según la tabla, dichos

canales deben valer 0 o 1, según sea el valor x.I Las entradas y, z y u de la función se conectarán a las entradas de selección en el mismo orden de

pesos que figura en la Tabla 5.23; esto es, )¡ con Sr, z con S, y, por último, u con So. Asimismo,la entrada de habilitación E se conectará a 0 permanentemente. El circuito final aparece en 1aFigura 5.38.

D.7D6DsD4D3D2D1Do

xv 000 001 010 011 100 101 110 ul

0 I I I

I I I 1 I I

Figura 5.38. Circuito con el resultado del problema 5.19.

CIRCUITOS COMBINACIONALES MSI 2O5

5.20. Diseñar un circuito que implemente la siguiente función lógica empleando un multiplexorde ocho canales de entrada tipo 74151:

F : x' y + z.u I y. 2.u * x.r.1)Solución: Lo primero que hay que obtener es el minterms completo que representa la función conel auxilio del mapa de Karnaugh de la Figura 5.39.

Figura 5.39. Mapa de Karnaugh del problema 5.20.

La función bajo la forma de minterms completo será;

F : x.r. 2.ü + x.t'z.u I x.y.Z.u + t .y.z.u * x.y. 2.u ++ x.y Z'u + x' y. z.ú + x. )-. z.D + x. y. z.u

Representemos seguidamente esta función en la Tabla 5.24.

Tabla 5.24. Representación de la función del problema b.19

l-vu\z 000 001 010 011 100 101 110 ltl

0 I 1 1 I

1 1 I

Do D1 D2 D3 D4 D\ D6 D1

De la tabla anterior se deduce:

. Que las entradas de los canales 6 y 7 han de conectarse a I permanentemente.

. Que la entrada del canal 4 ha de conectarse a 0 permanentemente.

. Que las entradas de los canales 0, l, 3 y 5 han de conectarse a través de un inversor a la señal u,ya que, según la tabla, dichos canales toman el valor contrario al de u.

. Que la entrada del canal 2 ha de conectarse a la señal u.

. Por último, que las entradas x, y, z de la función se conectarán a las entradas de selección enel mismo orden de pesos que figura en la Tabla 5.24; esto es, x con Sr, y con S, y, porúltimo, z con So. Asimismo, 1a entrada de habilitación ¿ se conectaú a 0 permanentemente.

Como puede verse, si comparamos este problema con el anterior, el orden en que se colocan lasvariables de la función en la tabla donde se realiza la elección de canales (Tabla 5.24) no tiene

00 01 11 10

00

01

11

10

1 1

1 1

1

1 1 1o¡ 1

206 ELECTRONICA DIGITAL

por qué ser invariable, puesto que en el anterior problema pusimos yzu enla parte superior y en este

hemos puesto xyz. Esto da lugar a que este tipo de problemas tenga más de una solución a la horade conectar el multiplexor. El circuito hnal aparece en la Figura 5.40.

Figura 5.40. Circuito con el resultado del Problema 5.20.

5.2t. Implementar un inversor partiendo de un multiplexor del tipo 74151.

Solución: Una vez realizados los problemas anteriores, el presente no tiene la menor dificultad,ya que consistiría en emplear exclusivamente dos canales de entrada, uno conectado a 0 y otro a 1

de forma permanente.Para realizar la selección del canal introduciremos la señal de entrada al circuito a la entrada de

selección de menor peso, poniendo el resto de las entradas de selección a 0 permanentemente.El circuito de la Figura 5.41 es, por tanto, el resultado del problema:

xvz

DoD1

D2

D3D1D-D.D1

DoD1

D2D3D4D5

D6

D,

Figura 5.41 . lmplementación de un inversor con multiplexor

CIRCUITOS COMBINACIONALES MSI 207

5.22. Implementar un circuito que cumpla las señales de entrada y salida que se representanel cronograma de la Figura 5.42 uttlizando para ello un multiplexor del tipo 74151.

Entradas

Figura 5.42. Cronograma del Problema 5.22

Solución: Comenzaremos planteando la tabla de verdad quecronograma de la Figura 5.42. Se trata de la Tabla es la 5.25.

cumple las entradas y salidas del

Tabla 5.25. Tabla de verdaddel Problema 5.22

El multiplexor 74151 posee tres señales de selección; nosotros conectaremos las entradas del

circuito del modo siguiente: la entrada de selección de mayor peso, Sr, se conectará con a, St con á

y So con c.

Seguidamente, según nos muestra la Tabla 5.25, se conectarán las entradas de los canales 0,2 y 4

a 1 permanentemente y las de los canales 1, 3, 5,6 y 7 a0, obteniéndose así el circuito de la Figura 5.43.

Canal abc F

01

2

3

45

6

7

000001010011100101110111

1

01

0I000

204 ELECTRONICA DIGITAL

5.23. Dada la Tabla 5.26, que correspondefunción con un multiplexor de cuatro

Figura 5.43. Resultado del Problema 5.22.

a un circuito combinacional, se pide implementarentradas de direccionamiento tipo 74150.

ta

Tabla 5.26. Tabla de verdad del Problema 5.23

edcba F edcba F

0000000001000100001100100001010011000111010000100r010100101101100011010111001111

1

0I01

1

0000001

1

1

0

0000000100100011010001010110011110001001101010111100110111101111

1

0I1

1

1

0000001

1

01

Solucién: El multiplexor 74150 es un multiplexor de 16 canales de entrada con cuatro entradas de

selección, por 1o que, según lo indicado en el Apartado 5.9 del presente capítulo, es posible implementarcon é1 funciones de hasta cinco variables.

CIRCUITOS COMBINACIONALES MSI 209

Para implemenlar la función con el multiplexor 74150, primero se confeccionalaTabla 5.2'7, enla que se representan todos los términos que hacen 1 la función.

Tabla 5.27. Representación de la función del Problema S.23

be 0000 0001 0010 .0011 0100 0101 0110 0111 1000 1001 1010 l0l t I 100 1101 1110 1111

0 1 I 1

I 1 1 I I I I

DsD3D2D1Do D4 D6 D7 D8 Ds Dro Dn Drr. Drt Drn DÉ

De acuerdo con la Tabla 5.27, se deberán realizar las siguientes conexiones en el multiplexor:

¡ Las entradas de selección So, ,S1, 52, S. con las entradas del circuito a, b, c y d.o Las entradas de los canales 0,2, 4, 5, 12 y 13 se deberán poner a 1 ya que, valga lo que valga la

entrada e, la salida del multiplexor en estos canales ha de ser 1.o Las entradas de los canales l, 6,7,8,9, 10 y 11 se pondrán a 0 porque, independientemente del

valor de e,la salida del multiplexor en estos canales ha de ser 0.. Las entradas 3 y 15 se conectarán directamente a la entrada e debido a que la salida de estos

canales debe ser 0 cuando e valga 0, y 1 cuando e valga l.. La entrada del canal 14 se conectará a la entrada ¿puesto que la salida del multiplexor debe ser 0

cuando e va\ga 1 y viceversa.o Por último, la entrada de habilitación -E se pone a 0 permanentemente.

Por tanto, el circuito será el representado en la Figura 5.44.

e a bc d

Figura 5.44. Multiplexor del Problema 5.23.

DOWD1

D2D3

D.

D7

DeD'o

D,,D'"

s"s1

s,s"E

21O ELEcrRoNrcADtctrAL

5.24. Una máquina de juego posee un sistema de lotería constituido por cuatro pulsadores

activados por las bolas que se deslizan sobre un tablero. El sistema funciona de tal formaque conecede partida gratis cuando, al introducir la bola en juego por el orificio de lln, lacombinación binaria formada por los citados pulsadores es equivalente en decimal a uno

de los siguientes valores: 3,7, 70,11 y 15.

Implementar el circuito necesario con un multiplexor del tipo 74151-

Solución: Si se define que un pulsador activado toma el valor I y sin activar el valor 0, la tabla de

verdad de este circuito será la 5.28.

Tabla 5.28. Tabla de verdaddel Problema 5.24

Procediendo como en problemas anteriores y partiendo de la Tabla 5.28, que nos define lafunción, obtendremos la Tabla 5.29, que nos dehne los canales a emplear en un multiplexor de ocho

canales como el 74151.

Tabla 5.29. Representación de la función del Problema 5.25

xyZV F

0000000100100011010001010110011110001001101010111100110111101111

0

001

0001

00I1

0001

uY 000 001 010 01 1 100 101 110 111

0 1

I 1

Do Dr D2 D3 D4 Ds D6 D1

CIRCUITOS COMBINACIONALES MSI 211

De la tabla anterior se deduce que la entrada del canal 5 debe conectarse permanentemente a 1.

Asimismo, 1as entradas de los canales l, 3 y 7 deben conectarse a la entrada D, ya que el valor de estos

canales debe coincidir con el de dicha entrada. Por tanto, el circuito implementado con un multiplexor74151 será e1 de la Figura 5.45.

Se debe tener en cuenta que, como al plantear la tabla de verdad la variable x fue la de mayorpeso, siendo u la de menor peso, la variable x deberá coincidir con la entrada de selección Sr, lavariable y con la entrada de selección S, y la variable z con la ,So.

vzYx

Figura 5.45. Circuito final del Problema 5.24.

5.25. Utilizando dos multiplexores del tipo 74151 y puertas lógicas, implementar un multiplexorde 16 entradas de datos y cuatro entradas de selección.

Solución: Denominando ^S'3,

S'r, Si y Sf a cada una de las entradas de selección del multiplexor hnal,

el circuito a realizar aparece en la Figura 5.46, en el que, como puede verse, se han conectado en

paralelo 1as tres entradas de selección de menor peso de1 multiplexor hnal a las entradas de selección

de ambos multiplexores. Por otra parte, la entrada de selección de mayor peso del circuito final se

conectá a las entradas de habilitación de ambos multiplexores del siguiente modo:

o Directamente al multiplexor que soporta los canales de menor peso.. A través de un inversor al multiplexor que soporta los canales de mayor peso.

De esta forma conseguimos que sólo se active el multiplexor correspondiente según trabajemoscon los ocho primeros o últimos canales del circuito final.

Para obtener la salida del circuito hnal emplearemos una puerta sumadora a la que accederán las

salidas de ambos multiplexores.

-2D.Do

D,D"D,

sos,.s2

E

212 ELECTRONICA DIGITAL

DoD1D2D3DoD5D.D,

D,DsD.oD,,Dt"Dr"D,oD..

s; si s! si

Figura 5.46. Multiplexor de 16 canales.

5.26. Realizar un comparador de dos números, a y b, de un bit cada uno, empleando para ellopuertas lógicas solamente.

Solucién: Comenzaremos por plantear la tabla de verdad del circuito que aparece en la Tabla 5.30.

Tabla 5.30. Tabla de verdadde un comparador de dos bits

D1

D2D3D1D5DuD7

74151

DoD.D"D3D4D5D6D7

s"s1s.E

x v M Em

00011011

00I0

t001

0I00

5.27.

CIRCUITOS COMBINACIONALES MSI 213

En dicha tabla hemos denominado:

M ala salida de x > ym aIa salida de x < yE ala salida de x : I

Las ecuaciones que se obtienen de la Tabla 5.30 son:

M:x.! : m:i.y : E:i.r+x.y:x@y

El circuito será, por tanto, el representado en la Figura 5.47.

1/6 7404114 7408

M

1/6 7404

D"-'1 l4 74LS266

Figura 5.47. Comparador de dos bits.

Una planta embotelladora de vino completamente automatizada dispone, pafa controlarel número de botellas que forma cada pedido, de un programador variable de entre 0y 99 botellas. El operario dispone de ocho conmutadores con los cuales indica en BCDel número de botellas que forman el pedido. Asimismo, se dispone de un display en elque aparece dicho número.

Un sistema contador unido a un sensor realiza la cuenta de las botellas y envía a uncomparador, mediante un bus de ocho bits, el número en BCD de botellas que han salidode la máquina.

Diseñar el sistema que detecte que el número de botellas que han salido es igual alnúmero programado por el operario; asimismo, se diseñará el sistema de visualización condisplays en cátodo común.

Solución: El sistema de visualización se consigue utilizando dos displays del tipo cátodo común y,por tanto, dos decodihcadores BCD a siete segmentos del tipo 7448. Para que el consumo sea másbajo, se puede hacer que el display de 1as decenas no se encienda mientras el número sea menor que 10.

Para conseguirlo, se conecta a 0la entrada nnl d"t decodihcador de las decenas y 1a salida nlnnOde éste se interconecta a la entrada nU ¿, las unidades. De esta forma, si la entrada es 00 en BCD,los dos displays aparecerán apagados. Cuando se introduce un número entre I y 9, se enciende sóloel display de las unidades, representando el número deseado. Si, por el contrario, en la entrada se

214 ELECTRoNICA DIGITAL

Programadorun idades

Programador decenas

mE H

FEDCBABI

RRLBBr t o 4A2A1A.

F E D CBABI

RRLBBr t D4A2A1A|

A A A 83B"B'B'A"42A'

BBB

AAABBB

A A A B.8281Bo4A2A1

BBB

Salida del detector

Figura 5.48. Resultado del Problema 5.27.

CIRCUITOS COMBINACIONALES MSI 215

introduce un número entre 10 y 99 en BCD, se activarán los dos displays para que aparezca el númerodeseado.

Para implementar el sistema detector se emplean dos comparadores del tipo 7485 montados encascada, de tal manera que, cuando el número programado y el número de botellas proveniente delcontador sean iguales, aparezca un 1 en la salida A : B del comparador de mayor peso. Lainterconexión de los comparadores se hace de la siguiente forma: en el comparador de las unidadesseponena0lasentradasA<ByB>A,yallaentradadeA:B.Asuvez, lassalidasl<,8,A > By A: B deestecomparadorseconectan alas entradascorrespondientesdelcomparadordelas decenas.

Teniendo en cuenta estas premisas, el circuito será el de la Figura 5.48.

5'28. Diseñar un circuito semirrestador de dos bits empleando sólo puertas lógicas.

Solución: Los circuitos semirrestadores sólo poseen como entradas las correspondientes a los dígitosa restar, no teniendo entrada de préstamo anterior. Según lo explicado, la tabla de verdad del circuitoa diseñar aparece en la Tabla 5.31.

Tabla 5.31 . Tabla de verdadde un circuito semirrestador

Entradasah

SalidasDP

00II

01

01

00111000

De esta tabla se deducen las slguientes ecuaciones:

D:a'b+a'5:a@b: P:a.b

El circuito será, por tanto, el de la Figura 5.49

Figura 5.49. Semirrestador

5.29. Teniendo en cuentaen complemento a

las normas de la sumados, de tal forma que

y resta binarias, realizan un sumador/restadormediante una entrada de control S/F pueda

216 ELEcrRoNrcA DrGrrAL

seleccionarse una de las dos operaciones. Para realizar el circuito emplearemos el su-mador 7483.

Solución: El integrador 7483 es un sumador total de cuatro bits que podemos utilizar para realizarla parte-sumadora del circuito; por tanto, habrá que centrarse en cómo realizar 1a resta utilizando 1a

complementación a 2.

El proceso de resta por complemento a 2, consiste en sumar al minuendo el complemento a 2 delsustraendo. Para cgnseguir dicho complemento no hay más que invertir bit a bit la cantidad corres-pondiente y sumar al resultado 1.

Para realizar la inversión de los bit solamente cuando se trate de una resta, emplearemos laseñal S/R-, llevándola junto con cada uno de los bits a una puerta OR exclusiva. En la Tabla 5.32aparece el funcionamiento de esta puerta:

Tabla 5.32. Tabla de verdadde una OR exclusiva

,r/ñ E Salida

00II

0I0I

0II0

Entonces, podemos deducir que si S/R : 0 el número se obtiene sin invertir; es decir, preparadopara sumar, pero si S/R : 1, el número sale invertido y sólo hay que añadir un 1 en la entrada de

Operando B

-

Operando ,4

1/4 114 1147486 7486 7486

116 74047483

Salida Suma/Resta

C" B. B. B. B1 An 43 42 A,

cn s1 s3 sr 41

Figura 5.50. Sumador/restador.

CIRCUITOS COMBINACIONALES MSI 217

acarreo del sumador para obtener el número complementado a2. Para añadir el citado 1, ernpleare-mos la misma señal S/ñ a través de una puerta inversora que conectaremos a Co.

Si al realizar una resta, la salida de acarreo resulta igual a 1, el resultado de la resta es definitivoy positivo; si, por el contrario, es igual a 0, el número es negativo y se necesita realizar el complementoa 2 del citado resultado para obtener el valor real.

El circuito final es, por tanto, el que se muestra en la Figura 5.50.

5.30. Diseñar un convertidor de código de BCD natural a BCD exceso en tres utilizando paraello un sumador completo de cuatro bits del tipo 7483.

Solución: La Tabla 5.33 muestra el código BCD natural y el código BCD exceso en tres:

Tabla 5.33. Códigos BCD naturaly exceso en tres

A la vista de los dos códigos, es fácil darse cuenta que la relación existente entre ellos no es

otra que el código BCD exceso en tres se obtiene sumándole tres unidades al BCD natural; portanto, el circuito convertidor se puede llevar a cabo, como se indica en la Figura 5.51, realizando enun sumador de cuatro bits, como es el 7483, la suma del número de entrada al circuito con la cantidadfija 0011, poniendo, asimismo, la entrada de acarreo a 0.

Código BCD BCD exceso en 3

1u

Figura 5.51 . Convertidor de

BCD natural BCD exceso 3

00000001001000110100010101100 1. 1 1

10001001

000001

1

1

1

I

01

1

1

I(,

0001

1

00I1

001

1

0

I01

0I01

01

0

Aj s,42 s"43 's.Ao 'so

B1

B2

B3B^

BCD natural a BCD exceso en tres.

218 ELEcrRoNrcA DrGrrAL

5.31. Diseñar un convertidor de código BCD natural a código Gray empleando un sumador 7483.

Solución: Existe una propiedad de los números binarios expresados en BCD natural que nos indicaque cualquier número BCD se transforma en código Gray simplemente sumándole con é1 mismo. perodesplazado una posición hacia 1a derecha.

Veamos un ejemplo. El número BCD 1001 se transforma en su equivalente Gray 1101 a través delsiguiente proceso:

Tabla 5.34. Códigos BCD naturaly Gray

1001+ 1001

1101

BCD natural Gray

000000001

1

000001010011100101110111000001

000000001

1

0000II1

1

1

1

001

1

1

I0000

01

1

001

1

00I

Basándonos en esta propiedad, no tenemos más que conectar a 0cantidad B del sumador; es decir, -Bo, e interconectat A4 con Br, Atfinal aparece en la Figura 5.52.

la entrada de mayor peso de lacon B, y A, con 8,. El circuito

Código BCD Código Gray

A1 's142 's2A3 s344 s4

B1

B2

B3

B4

co C4

Figura 5.52. Convertidor BCD a Gray.

CIRCUITOS COMBINACIONALES MSI 219

PROBLEMAS PROPUESTOS

5.32. Obtener las ecuaciones de cada una de las salidas de un decodihcador BCD exceso en tres a decimalempleando puertas lógicas.

Solución: So:a'6;St:¿ a'¿Sr:a'c'd: S¡:a' c'J: 5o:6 c'd; 55:6'a'd; Su:['i'd;5r:6' c'd; S":a'c'd; Sn:g ' 6.

Utilizando un decodificador tipo 7442 y puertas lógicas, realizar el circuito que cumpla la siguientefunción:

F : a'F' c -l a' b' c + A' b' i ¡ o'6' ¿' + a' b' c

Solución: Figura 5.53.

t+42/ 1

Figura 5.53. Resultado del Problema 5.33.

Implementar la siguiente función lógica empleando un decodilicador BCD a decimal tipo 7442:

F : x' z - x' y'z' I I y' u + x.l.¿)Solución: Figura 5.54.

5.34.

z

Y

x

01

2

Ao341 4425/.36

7

8I

Resultado del Problema 5.34.Figura 5.54.

220

5.J5.

ELECTRONICA DIGITAL

Empleando decodificadores BCD a decimal del tipo 7443 y puertas lógicas, implementar un circuitoque cumpla la Tabla de verdad 5.35.

Solución: Figura 5.55.

so s, s. ,s3 s4 s5 s6 s7 s8 ss

Figura 5.55. Circuito con el resultado del Problema 5.35.

Tabla 5.35. Tabla de verdad del Problema 5.35

dcha ^to .11 s, s. ,s4 .t5 s" .s7 s" s"

00000001001000110100010101100111100010011010101111001101111011.t 1

1111111111111111111110111111101111111011111110111111101111t110111111101111111111111111111111111111111111111.1 1111

IIII1

I1

1

1

1

I1

01

1

1

Ao 41 A2 43

0 1 23 4 5 6 7 8 9

Ao 41 42 A3

1 2 34 5 6 7 I I

CIRCUITOS COMBINACIONALES MSI 221

5.36. Obtener las ecuaciones de cada una de las salidas de un circuito convertidor de código que transformenúmeros binarios en Gray a binario natural. Denominaremos a las entradas €3, €21 €1y eo, mientrasque las salidas serán ,S., Sr, S, y So.

El circuito se realizará sólo con puertas lógicas.

Solución: So : Sr @ eo; Sr : Sz @ ey Sz : S¡ O ez; S¡ : e¡.

5.37. Utilizando un decodificador 7442 de BCD a decimal, activo a nivel bajo, diseñar un convertidor decódigo BCD natural a BCD Aiken.

Solución: Figura 5.56.

7430

A', SalidaBCD Aiken

7430

a b c d EntradaBCDnatural

Figura 5.56. Resultado del Problema 5.37.

01234567

Entrada BCD natural

222

5.38.

ELECTRONICA DIGITAL

Empleando un decodificador del fipo 7442 y puertas lógicas, implementar un convertidor de códigoBCD natural a código Johnson.

Solución: Figura 5.57.

01

2

3456789

Figura 5.57. Resultado del Problema 5.38.

CIRCUITOS COMBINACIONALES MSI 223

5.39. Implementar con un multiplexor 74151 e\ circuito que cumple la siguiente función:

Solución: Figura 5.58.

dcbaFigura 5.58. Resultado del Problema 5.39.

5.40. Mediante el empleo de un multiplexor 74151y puertas lógicas, implementar la siguiente función lógica:

F : *' | + :'¿) + x'u * x' t' Z' a

Solución: Figura 5.59.

vzyxFigura 5.59. Resultado del Problema 5.40.

Do

D1

D,D3

D4D-D6D,

sos1

s2E

DoD1

D2D,D4

D5

D^D7

sos1s2E

224

5.41.

ELECTRONICA DIGITAL

Utilizando dos integrados del tipo 74153, un decodificador del tipo 7442 y puertas lógicas, implementarun multiplexor de dieciséis entradas de datos y cuatro entradas de selección.

Solución: Figura 5.60.

D8

DsD,oD,,

D..Dr"Dro

Dru

Do

D,D2D3

DoD-D.D1

1C. '1

1C.1C"

2Co Y.2C,2C"2C"

sos,1G2G

114 7432

luo Y.1C.1C,1C"

2co y^zL.2C,2C"

sos,1G2G

01

2Ao341 4/.25y''36

78

Figura 5.60. Resultado del Problema b.41

CIRCUITOS COMBINACIONALES MSI 225

5.42. Utilizando dos codihcadores del tipo 74148 y un multiplexor del tipo 74157, disei'ar un codificador dedieciséis a cuatro líneas.

DoD,D2D3D1D5D6D7

D8DsD.oD,,Dr.Dr"D,,Dr"

74',t48

Figura 5.61 . Resultado del Problema 5.42.

5.43. Utilizando un circuito 7485 (comparador de cuatro bits) y puertas lógicas, implementar un circuitocomparador de dos números de cuatro bits tanto en valor absoluto como con signo.

Solución: Figura 5.62.

AL

A',

A',

AL

NúmeroA

NúmeroB

A:B

A<B

1

234567

El

A1

A2

G,

Eo

1A1B2A2B3A3B4A4B

soG

1

2

3

4

1

234567

El

A1

A2

6,

Eo

1/4 7486 116 7404

1/4 7432

AoA1

A2A3Bo

B,B"B3

A<B A<BA=B A=BA>B A>B

Figura 5.62. Resultado del Problema 5.43.

5.44.

226 ELECTRONICA DIGITAL

Diseñar un comparador de dos números digitales ab y cd de forma que disponga de dos salidas X ef que proporcionen los siguientes niveles lógicos:

o X : I e ].: 0 si ¿ó es mayor que cd. X : 0e I : 0 si aá es igual que cd. X : 0 e Y : 1 si ¿á es menor que cd.

Realizar el circuito empleando sólo puertas lógicas.

Solución: Las ecuaciones de las salidas serán:

X:a'c+b'c.A+a-b.dY:a.c+A.F.d+6.c.d

5.45. Implementar un circuito semisumador empleando sólo puertas NAND de dos entradas.

Solución: Figura 5.63.

1/4 74OO 1 /4 7400

Figura 5.63. Resultado del Problema 5.45.

5.46. Las entradas de un circuito que complementa a dos números binarios de tres bits son a, b y c. Lassalidas de este circuito se denominan A', B', C'y Cl', siendo esta última la del posible acarreo que se

produzca al hacer la complementación. Obtener las ecuaciones lógicas de las salidas.

Solución: A'-- a + (á + c);B': b + c;C: c;CA': A.6.a.

5.47. Diseñar un convertidor de código que pase números decimales codificados en BCD Aiken al códigoBCD natural . Utilizar para su implementación solamente circuitos sumadores totales de cuatro bitstipo 7483.

Solución: Figura 5.64.

41 'stAz s.A3 s3

44 sn

B1

Br,B3

Bo '

CIBCUITOS COMBINACIONALES MSI 227

Figura 5.64. Resultado del Problema 5.47.

Diseñar un convertidor de código BCD exceso en tres a BCD natural utilizando un 7483 (sumadortotal de cuatro bits).

Solución: Figura 5.65.

BCDexcesoen tres

Figura 5.65. Resultado del Problema 5.48.

f:l"o ^""'""^í?,{i

1ll "r, n",u,.,

i:ll2:l:;

81.B2

83,B4

qco