第 44 章高速 10 ビット...

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第 44 章高速 10 ビット ADC

高速

10

ビット

AD

C

44

ハイライト

本章では、次のトピックについて説明します。

44.1 はじめに ............................................................................................................................44-2

44.2 制御レジスタ ....................................................................................................................44-5

44.3 ADC の設定 ....................................................................................................................44-24

44.4 ADC 変換 ........................................................................................................................44-28

44.5 シングル SAR 内蔵 ADC のサンプル / 変換シーケンス ..........................................44-33

44.6 デュアル SAR 内蔵の ADC のサンプル / 変換シーケンス ......................................44-42

44.7 ADC 割り込み ................................................................................................................44-44

44.8 共通 ADC 割り込み .......................................................................................................44-45

44.9 スリープおよびアイドルモード時の動作 .................................................................44-48

44.10 10 ビット ADC の入出力変換伝達特性直線 ..............................................................44-49

44.11 レジスタマップ .............................................................................................................44-50

44.12 関連するアプリケーションノート .............................................................................44-52

44.13 改版履歴 ..........................................................................................................................44-53

© 2009 Microchip Technology Inc. DS70321C_JP - ページ 44-1

dsPIC33F デバイスファミリリファレンスマニュアル

44.1 はじめに

本章では、dsPIC33F デバイスファミリに内蔵された高速 10 ビット A/C コンバータ (ADC)の機能および関連する動作モードについて説明します。

高速 10 ビット ADC モジュールは、主に次の機能を備えています。

• 10 ビット分解能

• 3.3V で 4 Msps の変換レート ( 逐次比較型レジスタ (SAR) が 2 つのデバイス )

• 3.3V で 2 Msps の変換レート ( 逐次比較型レジスタ (SAR) が 1 つのデバイス )

• 各アナログ入力ペアで独立した変換開始 (SoC) トリガ

• 非同期サンプリングモードに対応した最大 4 つの専用サンプルホールド (S/H) 回路

• 2 つの SAR を内蔵したデバイスには、2 つの共用 S/H 回路

• 1 つの SAR を内蔵したデバイスには、1 つの共用 S/H 回路

• 各アナログ入力専用の結果レジスタ

• ユニポーラ入力

多くの場合、電源変換アプリケーションでは、各制御ループに電圧および電流の測定値が必要となります。このため、高速 10 ビット ADC モジュールの 26 のアナログ入力は、13のペアにグループ化されます。各ペアは、AN0 と AN1、AN2 と AN3 などのように、偶数番と奇数番の組み合わせとなっています。ADC が一度に変換するアナログ入力ペアは、常に 1 つです。変換が並列で行われるか、逐次的に行われるかは、デバイスが内蔵する SARコンバータの数によります。

ペア 0 (AN0 と AN1)、ペア 1 (AN2 と AN3) などの各アナログ入力ペアは、それぞれが独立した変換要求を受信します。変換要求は、さまざまなソースから選択できます ( 図 44-7参照 )。複数のアナログ入力ペアが同時に変換要求を受信した場合、要求に優先度が付けられます。優先度はペア 0 が最も高く、ペア 12 が最も低くなります。

図 44-1 に、デュアル SAR コンバータを内蔵した高速 10 ビット ADC のブロック図を示します。このモジュールでは、偶数番のアナログ入力と奇数番のアナログ入力が並列に変換されるため、2 Msps の SAR コンバータを 2 つ使用し、4 Msps のスループットを得ることができます。偶数番のアナログ入力が一方の SAR によって、奇数番のアナログ入力がもう一方の SAR によって変換されます。このようなデュアル SAR 内蔵デバイスは、偶数番のアナログ入力と奇数番のアナログ入力に別々の共有 S/H 回路を備えており、変換時に各SAR に対してアナログ入力が一定して供給されるようになっています。

偶数番と奇数番のアナログ入力に別々の共用 S/H 回路が備えられているため、ペアの両入力 ( つまり、偶数番入力と奇数番入力 ) を同時にサンプリングし、2 つのアナログ入力信号間の相対的な位相情報を維持できます。

図 44-2 に、シングル SAR コンバータを内蔵した高速 10 ビット ADC のブロック図を示します。このモジュールでは、偶数番と奇数番のアナログ入力が逐次的に変換されます。SARを 2 つ内蔵するデバイスと異なり、SAR が 1 つのデバイスでは、偶数番と奇数番のアナログ入力に対して備えられた共用 S/H 回路が 1 つのみです。したがって、両入力が共用 S/H回路を使用するアナログ入力ペアの場合、サンプリングは逐次的に実行されます。

シングル SAR またはデュアル SAR いずれのデバイスでも、アナログ入力ペアの最初の 4つには、偶数番のアナログ入力 (AN0、AN2、AN4、AN6) 専用の S/H 回路があります。この専用 S/H 回路では、変換要求に対応するアナログ入力をレイテンシなし ( ゼロレイテンシ ) でサンプリングできます。

注 : 使用可能なアナログ入力数および SAR コンバータ数は、デバイスによって異なります。詳細は、各デバイスのデータシートを参照してください。

DS70321C_JP - ページ 44-2 © 2009 Microchip Technology Inc.

第 44 章高速 10 ビット ADC高速

10

ビット

AD

C

44

図 44-1: 2 つの SAR コンバータを内蔵した高速 10 ビット ADC

SAR (Even)

AN0

AN2

AN4

AN6

AN8

AN10

AN24(1)

AN1

AN3

AN5

AN7

AN9

AN11

SH0

SH1

SH2

SH3

AN13(1)

SAR (Odd)

Dedicated S&H

Shared (Even) S&H

Shared (Odd) S&H

Even Inputs

Odd Inputs

ADCBUF0

ADCBUF25

注 1: デバイスによって、これらの入力は EXTREF または内部電圧リファレンスに接続されます。詳細は、各デバイスの

データシートを参照してください。

2: 使用可能なアナログ入力数および専用 S/H 回路数は、デバイスによって異なります。詳細は、各デバイスのデータ

シートを参照してください。

AN12(1)

AN25(1)



図 44-2: 1 つの SAR コンバータを内蔵した高速 10 ビット ADC

SAR

AN0

AN2

AN4

AN10

AN12(1)

AN14

AN1

AN3

SH0

SH1

SH2

AN13(1)

Dedicated S&H

Shared S&H

ADCBUF0

ADCBUF25

注 1: デバイスによって、これらの入力は EXTREF または内部電圧リファレンスに接続されます。詳細は、各デバイスの

データシートを参照してください。

2: 使用可能なアナログ入力数および専用 S/H 回路数は、デバイスによって異なります。詳細は、各デバイスのデータ

シートを参照してください。

AN8

AN6

SH3

AN24(1)

AN25(1)



10

ビット

AD

C

44

44.2 制御レジスタ

この項では、高速 10 ビット ADC モジュールの動作を制御する各レジスタの機能について説明します。

• ADCON: A/D 制御レジスタ

このレジスタはサンプル変換シーケンスを設定し、ADC モジュールを有効化するだけでなく、ADC クロックのクロック分周器の設定に使用されます。

• ADSTAT: A/D ステータスレジスタ

このレジスタには、共通 ADC 割り込みの発生元となったアナログ入力ペアを示すペアデータレディ (PxRDY) フラグが含まれます。このフラグは、個別のペアハンドラでクリアされます。

• ADBASE: A/D ベースレジスタ

このレジスタには、共通 ADC 割り込みの発生元となったアナログ入力ペアに基づいた一意のオフセット値が含まれます。このレジスタが共通 ADC 割り込みで読み出され、特定のアナログペアハンドラに分岐します。

• ADPCFG: A/D ポート構成レジスタ

このレジスタは、アナログ入力ピンをアナログ入力またはデジタル I/O のいずれかに設定します。

• ADPCFG2: A/D ポート構成レジスタ 2

このレジスタは、アナログ入力ピンをアナログ入力またはデジタル I/O のいずれかに設定します。

• ADCPC0: ADC ペア制御レジスタ 0

このレジスタは、アナログ入力ペア 0 およびペア 1 に対する、トリガソースの選択、共通 ADC 割り込みの有効化、およびソフトウェアトリガの生成許可を制御します。


このレジスタは、アナログ入力ペア 2 およびペア 3 に対する、トリガソースの選択、共通 ADC 割り込みの有効化、およびソフトウェアトリガの生成を制御します。








このレジスタは、アナログ入力ペア 10 およびペア 11 に対する、トリガソースの選択、共通ADC割り込みの有効化、およびソフトウェアトリガの生成許可を制御します。


このレジスタは、アナログ入力ペア 12 に対する、トリガソースの選択、共通 ADC 割り込みの有効化、およびソフトウェアトリガの生成許可を制御します。

注 : デバイスによっては使用できないレジスタがあります。詳細は、各デバイスのデータシートを参照してください。



レジスタ 44-1: ADCON: A/D 制御レジスタ

R/W-0 U-0 R/W-0 R/W-0 U-0 R/W-0 U-0 R/W-0

ADON － ADSIDL SLOWCLK(1)－ GSWTRG － FORM(1)

bit 15 bit 8

R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-1 R/W-1

EIE(1) ORDER(1) SEQSAMP(1) ASYNCSAMP(1)－ ADCS<2:0>(1)

bit 7 bit 0

記号の説明 :

R = 読み出し可 W = 書き込み可 U = 未実装ビット。「0」として読み出し

-n = POR 時の値「1」= セット「0」= クリア x = 不明

ビット 15 ADON: A/D 動作モードビット

1 = ADC モジュールは動作中0 = ADC モジュールは無効

ビット 14 未実装 :「0」として読み出し

ビット 13 ADSIDL: アイドルモード時の停止ビット

1 = デバイスがアイドルモードに入ると、モジュール動作は停止0 = アイドルモード中もモジュール動作を継続

ビット 12 SLOWCLK: 低速クロック分周器イネーブルビット (1)

1 = ADC クロックは補助 PLL (ACLK) を使用0 = ADC クロックは主 PLL (FVCO) を使用


ビット 10 GSWTRG: グローバルソフトウェアトリガビット

ADCPCxレジスタの TRGSRC<4:0>ビットでグローバルソフトウェアトリガが選択されている場合、このビットをセットすると変換がトリガされる。このビットはハードウェアで自動的にクリアされる


ビット 8 FORM: データ出力形式ビット (1)

1 = 固定小数 (DOUT = dddd dddd dd00 0000)0 = 整数 (DOUT = 0000 00dd dddd dddd)

ビット 7 EIE: 早期割り込み許可ビット (1)

1 = 最初の変換完了時に割り込みを生成0 = 2 番目の変換完了時に割り込みを生成

ビット 6 ORDER: 変換順序ビット (1)

1 = 最初に奇数番のアナログ入力を変換し、次に偶数番の入力を変換0 = 最初に偶数番のアナログ入力を変換し、次に奇数番の入力を変換

ビット 5 SEQSAMP: 逐次サンプリング許可ビット (1)

1 = ORDER = 0 の場合、2 番目の変換開始時に共用サンプルホールド (S/H) 回路がサンプリングされる。ORDER = 1 の場合は、最初の変換開始時に共用 S/H 回路がサンプリングされる。

0 = 共用 S/H 回路が既存の他の変換プロセスのためにビジーでない場合、専用 S/H 回路と同時に共用 S/H 回路がサンプリングされる。共用 S/H 回路が専用 S/H 回路のサンプリング時にビジーの場合は、新しい変換サイクルの開始時にサンプリングされる。

注 1: この制御ビットは、ADC モジュールが無効 (ADON = 0) の場合のみ変更できます。



10

ビット

AD

C

44

ビット 4 ASYNCSAMP: 専用 S/H 非同期サンプリング許可ビット (1)

1 = 専用 S/H 回路が常時サンプリングを行い、トリガパルスを検出するとこれを終了0 = トリガイベントを検出すると専用 S/H 回路がサンプリングを開始し、ADC クロックの 2 サ

イクルでサンプリングを完了


ビット 2-0 ADCS<2:0>: A/D 変換クロック分周器選択ビット (1)

111 = FADC/8110 = FADC/7101 = FADC/6100 = FADC/5011 = FADC/4 ( デフォルト )010 = FADC/3001 = FADC/2000 = FADC/1

レジスタ 44-1: ADCON: A/D 制御レジスタ ( 続き )

注 1: この制御ビットは、ADC モジュールが無効 (ADON = 0) の場合のみ変更できます。



レジスタ 44-2: ADSTAT: A/D ステータスレジスタ

U-0 U-0 U-0 R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

－－－ P12RDY P11RDY P10RDY P9RDY P8RDY

bit 15 bit 8

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

R/C-0H-S

P7RDY P6RDY P5RDY P4RDY P3RDY P2RDY P1RDY P0RDY

bit 7 bit 0

記号の説明 :



C = ソフトウェアでクリア H-S = ハードウェアでセット

ビット 15-13 未実装 :「0」として読み出し

ビット 12 P12RDY: ペア 12 の変換データレディビット

このビットは、バッファにデータが用意されるとセットされ、「0」が書き込まれるとクリアされる。



















注 : デバイスによっては使用できない PxRDY ビットがあります。使用可能なアナログ入力については、各デバイスのデータシートを参照してください。



10

ビット

AD

C

44







レジスタ 44-2: ADSTAT: A/D ステータスレジスタ ( 続き )


レジスタ 44-3: ADBASE: A/D ベースレジスタ

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

ADBASE<15:8>

bit 15 bit 8

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0

ADBASE<7:1> －

bit 7 bit 0

記号の説明 :



ビット 15-1 ADBASE<15:1>: ADC ベースレジスタビット

このレジスタには、ユーザーの ADC 割り込みサービスルーチンジャンプテーブルのベースアドレスが格納されます。このレジスタの読み出し時の内容は、ADBASE レジスタの内容とPxRDY 状態ビットのエンコード値の合計です。

エンコーダロジックにより、この時点で優先度の最も高い PxRDY ビットのビット番号が提供されます。優先度は P0RDY を最高とし、以下順に下がって P12RDY を最低とします。


注 1: エンコード結果は左に 2 ビット分シフトされるため、結果のビット 1 とビット 0 は常に 0 です。

2: ADBASE レジスタの代わりに ADCP0-12 ADC ペア変換完了割り込みを使用し、ADC の各入力ペアに対して A/D 変換完了ルーチンを起動できます。



レジスタ 44-4: ADPCFG: A/D ポート構成レジスタ


PCFG15 PCFG14 PCFG13 PCFG12 PCFG11 PCFG10 PCFG9 PCFG8

bit 15 bit 8



bit 7 bit 0

記号の説明 :



ビット 15-0 PCFG<15:0>: A/D ポート構成制御ビット

1 = ポートピンがデジタルモード、ポートの読み込み有効、A/D 入力マルチプレクサは AVSS

に接続0 = ポートピンがアナログモード、ポートの読み込み無効、ADC はピンの電圧をサンプリング


レジスタ 44-5: ADPCFG2: A/D ポート構成レジスタ 2

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

－－－－－－－－

bit 15 bit 8



bit 7 bit 0

記号の説明 :




ビット 7-0 PCFG<23:16>: A/D ポート構成制御ビット

1 = ポートピンがデジタルモード、ポートの読み込み有効、A/D 入力マルチプレクサは AVSS

に接続0 = ポートピンがアナログモード、ポートの読み込み無効、ADC はピンの電圧をサンプリング




10

ビット

AD

C

44

レジスタ 44-6: ADCPC0: ADC ペア制御レジスタ 0


IRQEN1 PEND1 SWTRG1 TRGSRC1<4:0>

bit 15 bit 8



bit 7 bit 0

記号の説明 :



ビット 15 IRQEN1: 割り込み要求許可 1 ビット

1 = チャネル AN3 および AN2 に対して要求された変換の完了時に IRQ 生成を許可0 = IRQ を生成しない

ビット 14 PEND1: 変換保留状態 1 ビット 1 = チャネル AN3 および AN2 の変換が保留中。選択したトリガがアサートされるとセット0 = 変換完了

ビット 13 SWTRG1: ソフトウェアトリガ 1 ビット

1 = AN3 および AN2 の変換を開始 (TRGSRC ビットで選択されている場合 )。このビットは、PEND1ビットがセットされると、自動的にハードウェアによってクリアされる。

0 = 変換を開始しない

ビット 12-8 TRGSRC1<4:0>: トリガ 1 ソース選択ビット

アナログチャネル AN3 および AN2 の変換トリガソースを選択00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致01101 = 予約01110 = PWM ジェネレータ 1 の 2 次トリガを選択01111 = PWM ジェネレータ 2 の 2 次トリガを選択10000 = PWM ジェネレータ 3 の 2 次トリガを選択10001 = PWM ジェネレータ 4 の 2 次トリガを選択10010 = PWM ジェネレータ 5 の 2 次トリガを選択10011 = PWM ジェネレータ 6 の 2 次トリガを選択10100 = PWM ジェネレータ 7 の 2 次トリガを選択10101 = PWM ジェネレータ 8 の 2 次トリガを選択10110 = PWM ジェネレータ 9 の 2 次トリガを選択10111 = PWM ジェネレータ 1 の電流制限 ADC トリガ11000 = PWM ジェネレータ 2 の電流制限 ADC トリガ11001 = PWM ジェネレータ 3 の電流制限 ADC トリガ11010 = PWM ジェネレータ 4 の電流制限 ADC トリガ11011 = PWM ジェネレータ 5 の電流制限 ADC トリガ11100 = PWM ジェネレータ 6 の電流制限 ADC トリガ11101 = PWM ジェネレータ 7 の電流制限 ADC トリガ11110 = PWM ジェネレータ 8 の電流制限 ADC トリガ11111 = タイマ 2 の周期と一致




1 = 要求したチャネル AN1 および AN0 の変換完了時に IRQ 生成を許可0 = IRQ を生成しない

ビット 6 PEND0: 変換保留状態 0 ビット

1 = チャネル AN1 および AN0 の変換が保留中。選択したトリガがアサートされるとセット0 = 変換完了





アナログチャネル AN1 および AN0 の変換トリガソースを選択00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致

01101 = 予約01110 = PWM ジェネレータ 1 の 2 次トリガを選択01111 = PWM ジェネレータ 2 の 2 次トリガを選択10000 = PWM ジェネレータ 3 の 2 次トリガを選択10001 = PWM ジェネレータ 4 の 2 次トリガを選択10010 = PWM ジェネレータ 5 の 2 次トリガを選択10011 = PWM ジェネレータ 6 の 2 次トリガを選択10100 = PWM ジェネレータ 7 の 2 次トリガを選択10101 = PWM ジェネレータ 8 の 2 次トリガを選択10110 = PWM ジェネレータ 9 の 2 次トリガを選択10111 = PWM ジェネレータ 1 の電流制限 ADC トリガ11000 = PWM ジェネレータ 2 の電流制限 ADC トリガ11001 = PWM ジェネレータ 3 の電流制限 ADC トリガ11010 = PWM ジェネレータ 4 の電流制限 ADC トリガ11011 = PWM ジェネレータ 5 の電流制限 ADC トリガ11100 = PWM ジェネレータ 6 の電流制限 ADC トリガ11101 = PWM ジェネレータ 7 の電流制限 ADC トリガ11110 = PWM ジェネレータ 8 の電流制限 ADC トリガ11111 = タイマ 2 の周期と一致

レジスタ 44-6: ADCPC0: ADC ペア制御レジスタ 0 ( 続き )



10

ビット

AD

C

44




bit 15 bit 8



bit 7 bit 0

記号の説明 :







1 = AN7およびAN6変換を開始 (TRGSRCビットで選択されている場合 )。このビットは、PEND3ビットがセットされると、自動的にハードウェアによってクリアされる。



アナログチャネル AN7 および AN6 の変換トリガソースを選択00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致01101 = 予約01110 = PWM ジェネレータ 1 の 2 次トリガを選択01111 = PWM ジェネレータ 2 の 2 次トリガを選択10000 = PWM ジェネレータ 3 の 2 次トリガを選択10001 = PWM ジェネレータ 4 の 2 次トリガを選択10010 = PWM ジェネレータ 5 の 2 次トリガを選択10011 = PWM ジェネレータ 6 の 2 次トリガを選択10100 = PWM ジェネレータ 7 の 2 次トリガを選択10101 = PWM ジェネレータ 8 の 2 次トリガを選択10110 = PWM ジェネレータ 9 の 2 次トリガを選択10111 = PWM ジェネレータ 1 の電流制限 ADC トリガ11000 = PWM ジェネレータ 2 の電流制限 ADC トリガ11001 = PWM ジェネレータ 3 の電流制限 ADC トリガ11010 = PWM ジェネレータ 4 の電流制限 ADC トリガ11011 = PWM ジェネレータ 5 の電流制限 ADC トリガ11100 = PWM ジェネレータ 6 の電流制限 ADC トリガ11101 = PWM ジェネレータ 7 の電流制限 ADC トリガ11110 = PWM ジェネレータ 8 の電流制限 ADC トリガ11111 = タイマ 2 の周期と一致





ビット 6 PEND2: 変換保留状態 2 ビット

1 = チャネル AN5 および AN4 の変換が保留中。選択したトリガがアサートされるとセット0 = 変換完了










10

ビット

AD

C

44




bit 15 bit 8



bit 7 bit 0

記号の説明 :



ビット 15 IRQEN5: 割り込み要求許可 5 ビット1 = チャネル AN11 および AN10 に対して要求された変換の完了時に IRQ 生成を許可0 = IRQ を生成しない

ビット 14 PEND5: 変換保留状態 5 ビット1 = チャネル AN11 および AN10 の変換が保留中。選択したトリガがアサートされるとセット0 = 変換完了

ビット 13 SWTRG5: ソフトウェアトリガ 5 ビット1 = AN11 および AN10 の変換を開始 (TRGSRC ビットで選択されている場合 ) このビットは、PEND5

ビットがセットされると、自動的にハードウェアによってクリアされる。 0 = 変換を開始しない

ビット 12-8 TRGSRC5<4:0>: トリガ 5 ソース選択ビットアナログチャネル AN11 および AN10 の変換トリガソースを選択00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致







ビット 5 SWTRG4: ソフトウェアトリガ 4 ビット1 = AN9 および AN8 の変換を開始 (TRGSRC ビットで選択されている場合 )。このビットは、PEND4

ビットがセットされると、自動的にハードウェアによってクリアされる。 0 = 変換を開始しない






10

ビット

AD

C

44




bit 15 bit 8



bit 7 bit 0

記号の説明 :







1 = AN15およびAN14の変換を開始 (TRGSRCビットで選択されている場合 )。このビットは、PEND7ビットがセットされると、自動的にハードウェアによってクリアされる。



アナログチャネル AN15 および AN14 の変換トリガソースを選択 00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致








1 = AN13およびAN12の変換を開始 (TRGSRCビットで選択されている場合 )。このビットは、PEND6ビットがセットされると、自動的にハードウェアによってクリアされる。








10

ビット

AD

C

44




bit 15 bit 8



bit 7 bit 0

記号の説明 :



ビット 15 IRQEN9: 割り込み要求許可 9 ビット1 = チャネル AN19 および AN18 に対して要求した変換の完了時に IRQ 生成を許可0 = IRQ を生成しない


ビット 13 SWTRG9: ソフトウェアトリガ 9 ビット1 = AN19 および AN18 の変換を開始。このビットは、PEND9 ビットがセットされると、自動的にハー

ドウェアによってクリアされる。 0 = 変換を開始しない






1 = チャネル AN17 および AN16 に対して要求した変換の完了時に IRQ 生成を許可0 = IRQ を生成しない



1 = AN17 および AN16 の変換を開始。このビットは、PEND8 ビットがセットされると、自動的にハードウェアによってクリアされる。


ビット 4-0 TRGSRC8<4:0>: トリガ 8 ソース選択ビットアナログチャネル AN17 および AN16 の変換トリガソースを選択00000 = 変換を実行しない00001 = 個別のソフトウェアトリガを選択00010 = グローバルのソフトウェアトリガを選択00011 = PWM 特殊イベントトリガを選択00100 = PWM ジェネレータ 1 の 1 次トリガを選択00101 = PWM ジェネレータ 2 の 1 次トリガを選択00110 = PWM ジェネレータ 3 の 1 次トリガを選択00111 = PWM ジェネレータ 4 の 1 次トリガを選択01000 = PWM ジェネレータ 5 の 1 次トリガを選択01001 = PWM ジェネレータ 6 の 1 次トリガを選択01010 = PWM ジェネレータ 7 の 1 次トリガを選択01011 = PWM ジェネレータ 8 の 1 次トリガを選択01100 = タイマ 1 の周期と一致01101 = 予約01110 = PWM ジェネレータ 1 の 2 次トリガを選択01111 = PWM ジェネレータ 2 の 2 次トリガを選択10000 = PWM ジェネレータ 3 の 2 次トリガを選択10001 = PWM ジェネレータ 4 の 2 次トリガを選択10010 = PWM ジェネレータ 5 の 2 次トリガを選択10011 = PWM ジェネレータ 6 の 2 次トリガを選択10100 = PWM ジェネレータ 7 の 2 次トリガを選択10101 = PWM ジェネレータ 8 の 2 次トリガを選択10110 = PWM ジェネレータ 9 の 2 次トリガを選択10111 = PWM ジェネレータ 1 の電流制限 ADC トリガ11000 = PWM ジェネレータ 2 の電流制限 ADC トリガ11001 = PWM ジェネレータ 3 の電流制限 ADC トリガ11010 = PWM ジェネレータ 4 の電流制限 ADC トリガ11011 = PWM ジェネレータ 5 の電流制限 ADC トリガ11100 = PWM ジェネレータ 6 の電流制限 ADC トリガ11101 = PWM ジェネレータ 7 の電流制限 ADC トリガ11110 = PWM ジェネレータ 8 の電流制限 ADC トリガ11111 = タイマ 2 の周期と一致




10

ビット

AD

C

44




bit 15 bit 8



bit 7 bit 0

記号の説明 :





ビット 13 SWTRG11: ソフトウェアトリガ 11 ビット1 = AN23およびAN22の変換を開始。このビットは、PEND11ビットがセットされると、自動的にハー









1 = AN21およびAN20の変換を開始。このビットは、PEND10ビットがセットされると、自動的にハードウェアによってクリアされる。



01101 = 予約01110 = PWM ジェネレータ 1 の 2 次トリガを選択01111 = PWM ジェネレータ 2 の 2 次トリガを選択10000 = PWM ジェネレータ 3 の 2 次トリガを選択10001 = PWM ジェネレータ 4 の 2 次トリガを選択10010 = PWM ジェネレータ 5 の 2 次トリガを選択10011 = PWM ジェネレータ 6 の 2 次トリガを選択10100 = PWM ジェネレータ 7 の 2 次トリガを選択10101 = PWM ジェネレータ 8 の 2 次トリガを選択10110 = PWM ジェネレータ 9 の 2 次トリガを選択10110 = 予約10111 = PWM ジェネレータ 1 の電流制限 ADC トリガ11000 = PWM ジェネレータ 2 の電流制限 ADC トリガ11001 = PWM ジェネレータ 3 の電流制限 ADC トリガ11010 = PWM ジェネレータ 4 の電流制限 ADC トリガ11011 = PWM ジェネレータ 5 の電流制限 ADC トリガ11100 = PWM ジェネレータ 6 の電流制限 ADC トリガ11101 = PWM ジェネレータ 7 の電流制限 ADC トリガ11110 = PWM ジェネレータ 8 の電流制限 ADC トリガ11111 = タイマ 2 の周期と一致




10

ビット

AD

C

44


U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0

－－－－－－－－

bit 15 bit 8



bit 7 bit 0

記号の説明 :






ビット 5 SWTRG12: ソフトウェアトリガ 12 ビット1 = AN25およびAN24の変換を開始。このビットは、PEND12ビットがセットされると、自動的にハー






44.3 ADC の設定

44.3.1 ADC のクロック選択

ADC モジュールの入力クロックソースは、補助クロックジェネレータ (ACLK) または主PLL の出力 (FVCO) から選択できます。

44.3.1.1 ADC モジュールの入力クロックとしての補助クロックジェネレータ

補助クロック (ACLK) は、主発振器クロック (POSCCLK) と内部 FRC クロック (FRCCLK)に補助 PLL を組み合わせて得ることができます。補助 PLL の逓倍率は、固定値 16 です。

補助クロック制御 (ACLKCON) レジスタを使用し、リファレンスクロックを選択して、補助 PLL および出力分周器を有効にすることで必要な補助クロックを得ることができます。式 44-1 に、リファレンスクロック (REFCLK) の入力周波数と補助クロック (ACLK) の周波数の関係を示します。

式 44-1:

デバイスが主 PLL モードで動作している場合、ADC モジュールの補助クロックは、システムクロックから得ることができます。式 44-2 に、主 PLL クロック (PLLCLK) の入力周波数と補助クロック (ACLK) の周波数の関係を示します。

式 44-2:

注 : 主 PLL が補助クロックのクロックソースとして選択されている場合、一部のデバイスでは、主 PLL を 30 MIPS の最大動作速度またはそれ以下で動作するよう設定する必要があります。この要件がデバイスに該当するかについては、各デバイスのデータシートを参照してください。

ACLK = (REFCLK * M)/N

説明 :

REFCLK = 内部 FRC クロック周波数 (7.37 MHz)( クロックソースとして内部 FRC を選択した場合 )

REFCLK = 主発振器のクロック周波数 (POSCCLK)( クロックソースとして主発振器を選択した場合 )

M = 16 (ENAPLL (ACLKCON<15>) ビットをセットして補助 PLL を有効にした場合 )

M = 1 ( 補助 PLL が無効の場合 )

N = 補助クロック制御 (ACLKCON<2:0>) レジスタの補助ポストスケーラ(APSTSCLR<2:0>) ビットで選択したポストスケーラ比

ACLK = (PLLCLK)/N

説明 :

N = 補助クロック制御 (ACLKCON<2:0>) レジスタの補助ポストスケーラ(APSTSCLR<2:0>) ビットで選択したポストスケーラ比



10

ビット

AD

C

44

44.3.1.2 ADC モジュールにおける入力クロックとしての主 PLL の出力 (FVCO)

OSCCON レジスタは、リファレンスクロック (REFCLK) の入力周波数を選択し、主 PLLを有効化します。PLLFBD レジスタで PLL のフィードバック分周器を選択し、CLKDIV レジスタで PLL プリスケーラを選択して主 PLL クロック (FVCO) を生成します。

式 44-3:

補助クロックジェネレータの設定詳細は、第 42 章「Oscillator (Part IV)」(DS70307) を参照してください。

図 44-3: ADC クロック生成

図 44-3 に、ADC クロックの生成回路を示します。このブロック図に示すように、高速 10ビット ADC モジュールには、2 つの ADC クロックソースがあります。高速 10 ビットADC モジュールの入力クロックは、A/D 制御レジスタ (ADCON<12>) の低速クロック分周器イネーブル (SLOWCLK) ビットを使用して選択します。

• SLOWCLK = 0の場合、高速 10 ビット ADC モジュールへの入力クロックとして主 PLLが選択されます。

• SLOWCLK = 1の場合、高速 10 ビット ADC モジュールへの入力クロックとして、補助クロックが選択されます。

クロック分周比は、A/D 制御 (ADCON<2:0>) レジスタの A/D 変換クロック分周器選択(ADCS<2:0>) ビットで制御します。クロック分周器ビット設定の詳細は、レジスタ 44-1 を参照してください。

FVCO = REFCLK * (M/N1)

説明 :

REFCLK = 内部 FRC クロック周波数 (7.37 MHz) ( クロックソースとして内部 FRC を選択した場合 )

REFCLK = 主発振器のクロック周波数 (POSCCLK) ( クロックソースとして主発振器を選択した場合 )

M = PLLFBD レジスタ (PLLDIV<8:0>) で選択した PLL フィードバック分周器

N1 = CLKDIV レジスタからの PLL 位相検出入力分周器選択ビット (PLLPRE<4:0>)

SLOWCLK

ADC CLOCK (TAD)

ADCS<2:0>

1

0

Auxiliary Clock (ACLK)

注 1: ADCS<2:0> ビットを使用して選択したクロックの分周比

Primary PLL Output (FVCO)

N

注 : ADC クロック周期 (TAD) は、各デバイスのデータシートの「電気的特性」に記載された範囲内となるようにしてください。



44.3.1.3 アナログポートピンの設定

アナログ入力ピンの動作は、A/D ピン構成 (ADPCFG と ADCPCFG2) レジスタ、およびポート I/O データ方向 (TRISx) レジスタによって制御されます。ポート I/O レジスタの詳細は、第 10 章「I/O Ports」 (DS70193) を参照してください。

ポートピンをアナログ入力として設定する手順は、次のとおりです。

1. ADPCFG および ADPCFG2 レジスタのピン構成ビットをクリアする (PCFGn = 0)

2. TRISx レジスタのポート I/O 方向ビットをセットする (TRISn = 1)

44.3.2 出力データ形式の選択

ADC の変換結果は、符合なし整数と符合なし固定小数の 2 種類の形式で得ることができます ( 図 44-4 参照 )。出力データ形式は、ADC 制御 (ADCON<8>) レジスタのデータ出力形式 (FORM) ビットで選択します。

図 44-4: ADC の出力形式

注 1: ポートピンをアナログ入力として設定した場合 (PCFGn = 0)、デジタル I/O ポートレジスタはピンを「0」として読み出します。

2: ポートピンをデジタル入力として設定した場合 (PCFGn = 1)、ユーザーアプリケーションからはデジタル入力レベル (VILおよびVIH)のみを印加してください。

VREFHVREFL0000 0000 0000 0000 (0)

0000 0011 1111 1111 (1023)

0000 0010 0000 0000 (512)

FORM = 0Unsigned

Integer

Input

VREFHVREFL

0000 0000 0000 0000 (0)

1111 1111 1100 0000 (+0.999)

1000 0000 0000 0000 (0.5)

FORM = 1Unsigned

Fraction (Q16)

Input

注 : 正のリファレンス電圧は AVDD (VREFH) で、負のリファレンス電圧は AVSS (VREFL) です。



10

ビット

AD

C

44

44.3.3 高速 10 ビット ADC モジュールの有効化

A/D 制御レジスタの A/D 動作モード (ADON) ビット (ADCON<15>) を「1」に設定すると、モジュールはアクティブモードとなり、十分な電力が供給され完全に機能する状態となります。この ADON ビットを「0」に設定した場合、モジュールが無効となります。これにより、回路のデジタルおよびアナログ部分がオフとなって、消費電流が最小限に抑えられます。

高速 10 ビット ADC モジュールを有効にした後は、アナログ段が安定するまで待機してから、アプリケーションによる変換を開始する必要があります。安定化に要する時間は、各デバイスのデータシートの「電気的特性」を参照してください。

44.3.4 電圧リファレンス

高速 10 ビット ADC モジュールは、電圧リファレンスピンとしてアナログ電源ピン (AVDD

および AVSS) を使用します。正のリファレンス電圧は AVDD (VREF+)、負のリファレンス電圧は AVSS (VREF-) です。AVDD および AVSS の最大値と最小値は、各デバイスのデータシートの「電気的特性」を参照してください。

注 : ADON = 1の間、ASYNCSAMP、SEQSAMP、ORDER、EIE、ADCS、SLOWCLK、FORM の各ビットは変更しないでください。変更すると、変換結果が不定となります。

注 : 高速 10 ビット ADC モジュールには、外部リファレンス電圧ピンはありません。



44.4 ADC 変換

44.4.1 基本的なサンプル / 変換シーケンス

A/D 変換は、次の 3 つのステップで実行されます。図 44-5 に、デュアル SAR コンバータにある偶数番用の共用 S/H 回路を使用し、偶数番のアナログ入力を変換する場合の各ステップを示します。

1. サンプル時間 : アナログマルチプレクサによってアナログ入力が選択され、この入力が共用 S/H 回路に接続されます。

2. ホールド時間 : 共用 S/H 回路がアナログマルチプレクサから切断され、変換の対象となるアナログ入力がこの回路に保持されます。

3. 変換時間 : S/H 回路に保持されたアナログ入力が、等価のデジタルビットに変換されます。

図 44-5: サンプル / 変換シーケンス

44.4.1.1 サンプル時間

サンプル時間中、選択されたアナログ入力は S/H 回路のコンデンサに接続されます。十分な A/D 変換精度を得るため、S/H 回路には最小サンプル時間の要件があります (44.10 項

「10 ビット ADC の入出力変換伝達特性直線」参照 )。

高速 10 ビット ADC モジュールでは、次のサンプリングモードが使用されます。

• 非同期サンプリングモード : 変換が実行されていない間は、専用 S/H 回路が常時アナログ入力をサンプリングします。ペア変換要求を受信すると、S/H 回路はサンプリングを終了し、ホールド状態に入ります。

• 同期サンプリングモード : ADC ペア変換要求があった場合のみ、共用 S/H 回路がアナログ入力をサンプリングします。サンプル時間は 2 TAD クロックサイクル (TAD はADC クロック周期 ) です。

44.4.1.2 変換時間

変換時間中は、選択した S/H 回路に保持された電圧が、等価のデジタルビットに変換されます。変換時間は 14 TAD クロックサイクルです。

SAR(Even)

H

AN8

AN10

AN24

Input Select

S&H Select

SH0

SH3

C

Shared S&H(Even)

Sample Time Hold Time Conversion Time

Shared S&H(Even)Shared S&H

(Even)

S



10

ビット

AD

C

44

44.4.2 アナログ入力ペア

高速 10 ビット ADC モジュールは、アナログ入力をペア単位で変換します。ADC モジュールで使用可能な 26 のアナログ入力は、13 のアナログ入力ペアにグループ化されます。各ペアは、AN0 と AN1、AN2 と AN3 などのように、偶数番と奇数番のアナログ入力の組み合わせになっています ( 図 44-7 参照 )。ペア単位で変換を行うこの方法は、それぞれ PWM制御ループに電圧および電流の測定値が必要となる電源変換アプリケーションで、特に有用です。

シングルまたはデュアル SAR いずれのデバイスの場合でも、最初の４つのアナログ入力ペアには、偶数番のアナログ入力をサンプリングするための専用 S/H 回路があります。例として、図 44-1 に示すように、AN0 は専用の S/H 回路によってサンプリングされます。変換要求があった場合、専用 S/H 回路では、それに対応するアナログ入力をレイテンシなし ( ゼロレイテンシ ) でサンプリングできます。例えば、昇圧回路 ( 図 44-6 参照 ) の場合、専用 S/H 回路によって、インダクタのピーク電流をゼロレイテンシで測定可能です。サンプリングにレイテンシがあると、正確な結果を得ることができません。

図 44-6: 電源変換アプリケーションの例

44.4.2.1 ADC 入力ペア制御レジスタ

高速 10 ビット ADC モジュールは、13 のアナログ入力ペアを全部対応するよう、最大 7 つの ADC ペア制御レジスタ (ADCPC0、ADCPC1、ADCPC2、ADCPC3、ADCPC4、ADCPC5、ADCPC6) を備えています。これらのレジスタは次の制御ビットを使用し、各アナログ入力をサポートします。

• トリガソース選択 (TRGSRCx<4:0>) ビット : アナログ入力ペアのトリガソースを選択する際に使用します。

• ソフトウェアトリガ (SWTRGx) ビット : ソフトウェアで変換要求を生成する際に使用します。

• 割り込み要求有効化 (IRQENx) ビット : アナログ入力ペアから共通 ADC 割り込みを生成する際に使用します。

• 変換保留状態 (PENDx) ビット : 要求された変換が完了していないことを示します。

X

PWM

IL

IR

X

X

Late sample yields zero data

Desired sample point

Critical Edge

+VIN

IL

L

PWM

VISENSE

VOUT

COUT

+

IRR

注 : インダクタのピーク電流の計測は、非常に重要です。

Example Boost Converter



44.4.2.2 ADC トリガソース

各アナログ入力ペアは、変換要求を個別に受け取り、変換はそれぞれ独立してトリガされます。アナログ入力ペアは、次のいずれかによってトリガできます。

• 個別ソフトウェアトリガ

• グローバルソフトウェアトリガ

• PWM 特殊イベントトリガ

• PWM ジェネレータ ‘n’ の 1 次トリガ (n = 1 ～ 8)

• PWM ジェネレータ ‘n’ の 2 次トリガ (n = 1 ～ 9)

• PWM ジェネレータ ‘n’ の電流制限トリガ (n = 1 ～ 8)

• タイマ 1 の周期と一致

• タイマ 2 の周期と一致

トリガソースは、ADC ペア制御 (ADCPCx) レジスタ ( レジスタ 44-6 参照 ) のトリガソース選択 (TRGSRCx<4:0>) ビットで設定します。複数のアナログ入力ペアが同時にトリガされた場合は、変換要求に優先度が付けられます。優先度は、アナログ入力ペア 0 (AN0 とAN1) が最も高く、アナログ入力ペア 12 (AN24 と AN25) が最も低く設定されています。

44.4.2.2.1 個別ペアに対するソフトウェアトリガ

TRGSRCx<4:0> ビットにより、各 ADC 入力ペアのトリガソースとして個別のソフトウェアトリガを選択できます。トリガソースの選択後、ADC ペア制御レジスタ (ADCPCx) のソフトウェアトリガ (SWTRGx) ビットをセットすると、アナログ入力ペア「x」に対する変換要求が生成できます。高速 10 ビット ADC モジュールが要求を受信すると、SWTRGxビットは自動的にクリアされます。

44.4.2.2.2 グローバルソフトウェアトリガ

TRGSRCx<4:0> ビットにより、各 ADC 入力ペアのトリガソースとしてグローバルのソフトウェアトリガを選択できます。トリガソースの選択後、ADC制御レジスタ(ADCON<10>)のグローバルソフトウェアトリガ (GSWTRG) ビットをセットすると、選択したアナログ入力ペアに対する変換要求が生成できます。高速 10 ビット ADC モジュールが要求を受信すると、GSWTRG ビットは自動的にクリアされます。



10

ビット

AD

C

44

図 44-7: アナログ入力ペアの制御

44.4.2.3 結果レジスタ

各アナログ入力は、専用のレジスタに変換結果を保存します。例えば、AN0 の変換結果は常に ADCBUF0 レジスタに保存され、AN1 の変換結果は常に ADCBUF1 レジスタに保存されます。

TRGSRC0<4:0>

AN0

AN1

Individual Software Trigger (SWTRG0)

Global Software Trigger (GSWTRG)

PWM Module Special Event Trigger

PWM Generator Primary Trigger

PWM Generator Secondary Trigger

PWM Generator Current Limit Trigger

Timer1 Period Match

Timer2 Period Match

4

4

4

5

TRGSRC12<4:0>

AN24

AN25

Individual Software Trigger (SWTRG12)

Global Software Trigger (GSWTRG)

PWM Module Special Event Trigger

PWM Generator Primary Trigger

PWM Generator Secondary Trigger

PWM Generator Current Limit Trigger

Timer1 Period Match

Timer2 Period Match

4

4

4

5

ADCBUF24

ADCBUF25

PRIORITY

DETECTION

Pair 0 Conversion

Request

Conversion Control Logic

Convert

Pair Select

3

ADC Pair 0

ADC Pair 12

Pair 12Conversion

RequestADCP12IF

ADCBUF0

ADCBUF1

ADCP0IFPair 0 Interrupt

Pair 12Interrupt



44.4.2.4 個別 ADC ペアの割り込み

高速 10 ビット ADC モジュールは、各アナログ入力ペアに対して 1 つずつ個別の割り込みを生成する機能を備えています。アナログ入力ペアが変換されると、次の動作が実行されます。

• 関連する ADC ペア割り込みフラグ (ADCPxIF) がセットされる。

• ADC ペア割り込み (ADCPxIE) が許可されている場合、ADC ペア変換割り込みが生成される。

割り込み制御ビットおよびステータスビットの詳細は、第 41 章「Interrupts (Part IV)」(DS70300) を参照してください。

アナログ入力ペアは、要求された変換が完了していないことを示す変換待機状態 (PENDx)ビットも使用します。PENDx ビットは、変換のトリガ要求を受信するとセットされ、変換が完了すると自動的にクリアされます。割り込みタイミングの詳細は、 44.5 項「シングル SAR 内蔵 ADC のサンプル / 変換シーケンス」および 44.6 項「デュアル SAR 内蔵のADC のサンプル / 変換シーケンス」を参照してください。

44.4.2.5 共通 ADC 割り込み

高速 10 ビット ADC モジュールは、個別の ADC ペア割り込み (ADCPxIF) を生成するだけでなく、複数のアナログ入力ペアに対して共通した ADC 割り込み要求 (ADIF) が生成できます。この共通割り込み要求を生成するには、ADC ペア制御レジスタ (ADCPCx) の割り込み要求 (IRQENx) ビットをセットします。共通 ADC 割り込みは、共通のソフトウェアルーチンを使用し、複数のアナログ入力ペアに対する ADC 割り込みを処理するようなアプリケーションで有用です。共通 ADC 割り込みの詳細は、44.8 項「共通 ADC 割り込み」を参照してください。

注 : PENDx ビットは、ADC クロックを基準にセットされます。この PENDx ビットを使用して変換の完了を判断する場合、PENDx ビットがセットされるまでポーリングしてください。これにより、変換トリガが発行済みであることが示されます。また、PENDx ビットがクリアされるまで再度ポーリングすることで、変換の完了が示されます。



10

ビット

AD

C

44

44.5 シングル SAR 内蔵 ADC のサンプル / 変換シーケンス

この項では、SAR を 1 つ内蔵した ADC モジュールのサンプル / 変換シーケンスについて、異なるビット設定ごとに説明します。サンプル / 変換シーケンスは、次の制御ビットによって制御されます。

• ASYNCSAMP (ADCON<4>): 非同期サンプリング選択ビット• SEQSAMP (ADCON<5>): 逐次サンプリング選択ビット• ORDER (ADCON<6>): 変換順序選択ビット

44.5.1 専用サンプル / ホールド (S/H)

専用 S/H 回路のサンプリング方法は、ASYNCSAMP (ADCON<4>) ビットで選択します。

44.5.1.1 非同期サンプリングモード

このモード (ASYNCSAMP = 1) では、変換が実行されていない間は、専用 S/H 回路が常時アナログ入力をサンプリングします。ペア変換要求を受信すると、S/H 回路はサンプリングを終了してホールド状態に入ります。このため、動作はゼロレイテンシとなります。動作がゼロレイテンシであることにより、ある特定の瞬間における一時的情報を S/H 回路でキャプチャ可能となります。各変換の完了から次の変換要求までの間は、ユーザーアプリケーションで最小サンプリング時間を確保する必要があります。

44.5.1.2 同期サンプリングモード

このモード (ASYNCSAMP = 0) では、ペア変換要求が ADC クロックドメイン (TAD) と同期し、その他の要求との間で優先度が付けられます。このモード時のサンプリングレイテンシは、状況に応じて次のとおりです。

• 高速 10 ビット ADC モジュールがアイドル中にペア変換要求が生成された場合、対応する専用 S/H 回路が、2 ～ 3 TAD クロックサイクルでアナログ入力をサンプリングします。

• 高速 10 ビット ADC モジュールがビジー中に変換要求が生成された場合、高速 10 ビット ADC モジュールがアイドルになるまで待機する必要があります。高速 10 ビットADC モジュールがアイドルになると、選択したアナログ入力ペアの専用 S/H 回路がアナログ入力をサンプリングします。

• 複数のペア変換要求が同時に生成された場合、これらの要求に優先度が付けられます。したがって、最も優先度の高い変換要求が最初に処理され、以後、優先度の高いものから順に処理されます。

44.5.2 共用サンプル / ホールド (S/H)

共用 S/H 回路のサンプリング方法は、SEQSAMP (ADCON<5>) ビットで選択します。

44.5.2.1 逐次サンプリングモード

このモード (SEQSAMP = 1) では、共用 S/H 回路が変換直前にアナログ入力をサンプリングします。

注 : SEQSAMP および ORDER ビットは、デュアル SAR ADC の動作には影響を与えません。

注 : ASYNCSAMP ビットは専用 S/H 回路にのみ影響を与え、共用 S/H 回路には影響しません。



44.5.2.2 同時サンプリングモード

このモード (SEQSAMP = 0) では、共用 S/H 回路が専用 S/H 回路と組み合わさり、アナログ入力ペアをサンプリングします。偶数番のアナログ入力は専用 S/H 回路によって、また奇数番のアナログ入力は共用 S/H 回路によってサンプリングされます。

44.5.3 変換順序

正順 (ORDER = 0) を選択した場合、偶数番のアナログ入力が変換された後に、奇数番のアナログ入力が変換されます。逆順 (ORDER = 1) を選択した場合は、逆に奇数番のアナログ入力が変換され、その後に偶数番のアナログ入力が変換されます。

44.5.4 シングル SAR 内蔵 ADC のサンプル / 変換タイミング図

SAR を 1 つ内蔵する ADC モジュールでは、1 つのアナログ入力ペアを専用 S/H 回路と共用 S/H 回路両方でサンプルする場合と、共用 S/H 回路でのみサンプルする場合があります( 図 44-2 参照 )。

表 44-1 に、偶数番のアナログ入力に専用 S/H 回路を使用し、奇数番のアナログ入力に共用 S/H 回路を使用するアナログ入力ペアのサンプル / 変換シーケンスを示します。

表 44-1: サンプル / 変換シーケンス

表 44-2 には、両アナログ入力が共用 S/H 回路を使用するアナログ入力ペアのサンプル / 変換シーケンスを、ビット設定ごとに示します。


注 : SEQSAMP ビットは共用 S/H 回路にのみ影響を与え、専用 S/H 回路回路には影響しません。両入力が共用 S/H 回路を使用するペアの場合は、常に逐次モードでサンプリングされ、SEQSAMP ビットの影響は受けません。

ASYNCSAMP SEQSAMP ORDER Sample Conversion SequenceSee

Figure

0 0 0 Synchronous and Simultaneous Sampling (normal order)

44-8

0 0 1 Synchronous and Simultaneous Sampling (reverse order)

44-9

0 1 0 Synchronous and Sequential Sampling (normal order)

44-10

0 1 1 Synchronous and Sequential Sampling (reverse order)

44-11

1 0 0 Asynchronous and Simultaneous Sampling (normal order)

44-12

1 0 1 Asynchronous and Simultaneous Sampling (reverse order)

44-13

1 1 0 Asynchronous and Sequential Sampling (normal order)

44-14

1 1 1 Asynchronous and Sequential Sampling (reverse order)

44-15

ASYNCSAMP SEQSAMP ORDER Sample Conversion SequenceSee

Figure

x x 0 Synchronous Sampling (normal order) 44-16

x x 1 Synchronous Sampling (reverse order) 44-17



10

ビット

AD

C

44

図 44-8: 同期同時サンプリング ( 正順 )

図 44-9: 同期同時サンプリング ( 逆順 )

注 1: ADC ペア変換要求が CPU クロックドメインによって生成されます。サンプリングを開始するために、ADC ペア

変換要求と ADC クロックの同期が取られます。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、奇数番および偶数番のアナログ入力が同時にサンプリングされます。この際、偶数番のアナログ

入力は専用 S/H 回路によって、また奇数番のアナログ入力は共用 S/H 回路によってサンプリングされます。サン

プル時間は 2 TAD クロックサイクルです。

3: 専用 S/H 回路でキャプチャされた偶数番のアナログ入力が、等価のデジタルカウントに変換されます。早期割り

込みが選択されている場合 (EIE = 1)、最初の変換後に ADC ペアの変換割り込みが生成されます。

4: 共用 S/H 回路でキャプチャされた奇数番のアナログ入力が、等価のデジタルカウントに変換されます。早期割り

込みが選択されていない場合 (EIE = 0)、2 番目の変換後に ADC ペアの変換割り込みが生成されます。

Even Input (Dedicated S&H)

Odd Input (Shared S&H)

S H

S C

(ASYNCSAMP = 0, SEQSAMP = 0, ORDER = 0)

Pair Conversion Request

C

EIE=0

1 2 3

Pair Conversion Interrupt

4

PENDx

PENDx

EIE=1




2: この同期遅延後、奇数番および偶数番のアナログ入力が同時にサンプリングされます。この際、偶数番のアナログ

入力は専用 S/H 回路によって、また奇数番のアナログ入力は共用 S/H 回路によってサンプリングされます。サン






C

S C

S H



1 2 43





図 44-10: 同期逐次サンプリング ( 正順 )

図 44-11: 同期逐次サンプリング ( 逆順 )



2: この同期遅延後、偶数番のアナログ入力が専用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロック

サイクルです。



4: 奇数番のアナログ入力が共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロックサイクルです。



C

S C

S



1 2 43 5





2: この同期遅延後、偶数番のアナログ入力が専用 S/H 回路で、奇数番のアナログ入力が共用 S/H 回路でサンプリン

グされます。サンプル時間は 2 TAD クロックサイクルです。




込みが選択されていない場合 (EIE =0)、2 番目の変換後に ADC ペアの変換割り込みが生成されます。

S C





1 2 43

CS H



10

ビット

AD

C

44

図 44-12: 非同期同時サンプリング ( 正順 )

図 44-13: 非同期同時サンプリング ( 逆順 )

注 1: 非同期サンプリングモードでは、偶数番のアナログ入力が専用 S/H 回路によって常時サンプリングされます。ADCペア変換要求を受信すると、サンプリングプロセスはただちに終了します。CPU クロックドメインからの ADCペア変換要求は、ADC クロックと同期します。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、奇数番のアナログ入力が共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロック






C


SS

S H

H

C


1 2 43










C SS H


S C




1 2 43



図 44-14: 非同期逐次サンプリング ( 正順 )

図 44-15: 非同期逐次サンプリング ( 逆順 )


2: この同期遅延の後、専用 S/H 回路でキャプチャされた偶数番のアナログ入力が、等価のデジタルカウントに変換

されます。早期割り込みが選択されている場合 (EIE = 1)、最初の変換後にADCペアの変換割り込みが生成されます。




C



S

S C

HEven Input

(Dedicated S&H)


1 2 43

S








S

S C


C SH




1 2 43



10

ビット

AD

C

44

図 44-16: 同期サンプリング ( 正順 )

図 44-17: 同期サンプリング ( 逆順 )



2: この同期遅延後、まず偶数番のアナログ入力が共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD ク

ロックサイクルです。偶数番と奇数番両方のアナログ入力が同じ共用 S/H 回路を使用するため、サンプリングお

よび変換は逐次的に実行されます。

3: 共用 S/H 回路でキャプチャされた偶数番のアナログ入力が、等価のデジタルカウントに変換されます。早期割り





C

S C

S

(ASYNCSAMP = x, SEQSAMP = x, ORDER = 0)


1 2 43 5

Even Input

Odd Input

Shared S&H




サイクルです。偶数番と奇数番両方のアナログ入力が同じ共用 S/H 回路を使用するため、サンプリングおよび変換

は逐次的に実行されます。



4: 偶数番のアナログ入力が共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロックサイクルです。

5: 共用 S/H 回路でキャプチャされた偶数番のアナログ入力が、等価のデジタルカウントに変換されます。早期割り


C

S C

S

(ASYNCSAMP = x, SEQSAMP = x, ORDER = 1)


1 2 43 5

Even Input

Odd Input

Shared S&H



44.5.4.1 同時変換要求

この項では、複数のアナログ入力ペアで同時に変換要求が発生した場合における高速 10ビット ADC モジュールの動作について説明します。複数のアナログ入力ペアが同時に変換要求を受信した場合は、それらに優先度が付けられます。アナログ入力ペアの優先度はペア 0 が最も高く、ペア 12 が最も低く設定されています。

図 44-18 に、2 つのアナログ入力ペア ( アナログ入力ペア 0 ( 例では、AN1 と AN0) およびアナログ入力ペア 1 (AN3 と AN2)) が同時にトリガされ、同期サンプリングモードに設定されている場合のサンプル変換タイミングシーケンスを示します。

図 44-18: 同期同時サンプリングモード ( 正順 )

注 1: アナログ入力ペア 0 とペア 1 に対して、変換要求が同時に生成されます。CPU クロックドメインからの ADC ペア

変換要求は、ADC クロックと同期します。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、AN0 と AN1 が同時にサンプリングされます。AN0 は専用 S/H 回路 (SH0) で、AN1 は共用 S/H 回

路でサンプリングされます。サンプル時間は 2 TAD クロックサイクルです。

3: 専用 S/H 回路 (SH0) でキャプチャされたアナログ入力 (AN0) が最初に変換され、次に共用 S/H 回路でキャプチャさ

れたアナログ入力 (AN1) が変換されます。

4: AN2 と AN3 が同時にサンプリングされます。AN2 は専用 S/H 回路 (SH1) で、AN3 は共用 S/H 回路でサンプリング

されます。サンプル時間は 2 TAD クロックサイクルです。




ADC Pair 0 Request

ADC Pair 1 Request

AN0(SH0)

AN1(Shared S&H)

S H

S C

C

S C

S H C

AN2 (SH1)

AN3(Shared S&H)

1 2 43 5



10

ビット

AD

C

44

図 44-19 に、2 つのアナログ入力ペア ( アナログ入力ペア 0 ( 例では、AN1 と AN0) およびアナログ入力ペア 1 (AN3 と AN2)) が同時にトリガされ、非同期サンプリングモードに設定されている場合のサンプル変換タイミングシーケンスを示します。アナログ入力 (AN0と AN2) は対応する専用 S/H 回路を、アナログ入力 (AN1 と AN3) は共用 S/H 回路を用いてサンプリングを実行します。

図 44-19: 非同期同時サンプリングモード ( 正順 )

注 1: アナログ入力ペア 0 とペア 1 に対して、変換要求が同時に生成されます。AN0 および AN2 は、対応する専用 S/H 回

路で常時サンプリングされます。ADC ペア変換要求を受信すると、サンプリングプロセスはただちに終了します。

CPU クロックドメインからの ADC ペア変換要求は、ADC クロックと同期します。同期遅延は 2 ～ 3 TAD クロック


2: この同期遅延後、AN1 が共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロックサイクルです。



4: AN3 は共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD クロックサイクルです。




ADC Pair #0 Request

ADC Pair #1 Request

AN0(SH0)

AN1(Shared S&H)

S

S H

H C

C

H C S

S H C

AN2 (SH1)

AN3

S S

1 24

35

(Shared S&H)



44.6 デュアル SAR 内蔵の ADC のサンプル / 変換シーケンス

デュアル SAR ADC モジュールの場合、アナログ入力ペアは、専用 S/H 回路と奇数番用の共用 S/H 回路、あるいは偶数番用の共用 S/H 回路と奇数番用の共用 S/H 回路のいずれかで変換されます ( 図 44-1 参照 )。

表 44-3 に、偶数番のアナログ入力に専用 S/H 回路を使用し、奇数番のアナログ入力に奇数番用の共用 S/H 回路を使用するアナログ入力ペアのサンプル / 変換シーケンスを、ビット設定ごとに示します。


表 44-4 に、偶数番のアナログ入力に偶数番用の共用 S/H 回路を使用し、奇数番のアナログ入力に奇数番用の共用 S/H 回路を使用するアナログ入力ペアのサンプル / 変換シーケンスを、ビット設定ごとに示します。


図 44-20: 同期サンプリング / 並列変換

注 : SEQSAMP および ORDER ビットは、SAR を 2 つ内蔵する高速 10 ビット ADC モジュールの動作には影響を与えません。

ASYNCSAMP SEQSAMP ORDER Sample Conversion Sequence See Figure

0 x x Synchronous Sampling and Parallel Conversion

44-20

1 x x Asynchronous Sampling and Parallel Conversion

44-21

ASYNCSAMP SEQSAMP ORDER Sample Conversion Sequence See Figure

x x x Synchronous Sampling and Parallel Conversion

44-22

注 1: ADC ペア変換要求が CPU クロックドメインによって生成されます。サンプリングを開始するために、ADC ペア変換

要求と ADC クロックの同期が取られます。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、奇数番および偶数番のアナログ入力が同時にサンプリングされます。この際、偶数番のアナログ入力

は専用 S/H 回路によって、また奇数番のアナログ入力は奇数番用の共用 S/H 回路によってサンプリングされます。サン


3: 専用 S/H 回路でキャプチャされた偶数番のアナログ入力が、偶数番用の SAR によって等価のデジタルカウントに変換

されます。奇数番用の共用 S/H 回路でキャプチャされた奇数番のアナログ入力が、奇数番用の SAR によって等価のデ

ジタルカウントに変換されます。

4: 早期割り込みが選択されている場合 (EIE = 1)、7 TAD クロックサイクル後に ADC ペアの変換割り込みが生成されます。

5: 早期割り込みが選択されていない場合 (EIE = 0)、変換完了後に ADC ペアの変換割り込みが生成されます。

C

(ASYNCSAMP = 0, SEQSAMP = x, ORDER = x)

S C

EIE = 1


1 2 3

S


7 TAD

4 5

Odd Input (Shared (Odd) S&H)

PENDx

PENDx

EIE = 0Pair Conversion

Interrupt



10

ビット

AD

C

44

図 44-21: 非同期サンプリング / 並列変換

図 44-22: 同期サンプリング / 並列変換

注 1: 非同期サンプリングモードでは、偶数番のアナログ入力が専用 S/H 回路によって常時サンプリングされます。ADCペア変換要求を受信すると、サンプリングプロセスはただちに終了します。CPU クロックドメインからの ADC ペ

ア変換要求は、ADC クロックと同期します。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、奇数番のアナログ入力が奇数番用の共用 S/H 回路でサンプリングされます。サンプル時間は 2 TAD

クロックサイクルです。

3: 専用 S/H 回路でキャプチャされた偶数番のアナログ入力が、偶数番用の SAR によって等価のデジタルカウントに

変換されます。奇数番用の共用 S/H 回路でキャプチャされた奇数番のアナログ入力が、奇数番用の SAR によって等

価のデジタルカウントに変換されます。

4: 早期割り込みが選択されている場合 (EIE = 1)、7 TAD クロックサイクル後に ADC ペアの変換割り込みが生成され

ます。


C SS H

(ASYNCSAMP = 1, SEQSAMP = x, ORDER = x)

S C



1 2 3

Pair Conversion Interrupt (EIE = 1)


4 5

Odd Input (Shared (Odd) S&H)

7 TAD

注 1: ADC ペア変換要求が CPU クロックドメインによって生成されます。サンプリングを開始するために、ADC ペア変

換要求と ADC クロックの同期が取られます。同期遅延は 2 ～ 3 TAD クロックサイクルです。

2: この同期遅延後、奇数番および偶数番のアナログ入力が同時にサンプリングされます。この際、偶数番のアナログ入

力は偶数番用の共用 S/H 回路によって、また奇数番のアナログ入力は奇数番用の共用 S/H 回路によってサンプリン

グされます。サンプル時間は 2 TAD クロックサイクルです。

3: 偶数番用の共用 S/H 回路でキャプチャされた偶数番のアナログ入力が、偶数番用の SAR によって等価のデジタルカウントに変換されます。奇数番用の共用 S/H 回路でキャプチャされた奇数番のアナログ入力が、奇数番用の SAR に

よって等価のデジタルカウントに変換されます。

4: 早期割り込みが選択されている場合(EIE = 1)、7 TADクロックサイクル後にADCペアの変換割り込みが生成されます。


C

(ASYNCSAMP = x, SEQSAMP = x, ORDER = x)

S C


Even Input (Shared (Even) S&H)

Odd Input

(Shared (Odd) S&H)

1 2 3

S



7 TAD

4 5



44.7 ADC 割り込み

44.7.1 個別 ADC 割り込み

高速 10 ビット ADC モジュールは、各アナログ入力ペアに対して 1 つずつ個別の割り込みを出力する機能を備えています。例 44-1 に、高速 10 ビット ADC モジュールを設定し、アナログ入力ペア 0およびペア 1に個別のペア割り込みを生成するコードシーケンスを示します。

例 44-1 に、高速 10 ビット ADC モジュールを設定し、個別のペア割り込みを生成するコードシーケンスを示します。

例 44-1: 個別 ADC ペアの割り込みADCONbits.FORM = 1; // Output in Integer FormatADCONbits.EIE = 1; // Enable Early InterruptADCONbits.ORDER = 0; // Normal Order of conversionADCONbits.SEQSAMP = 0; // Simultaneous sampling ADCONbits.ASYNCSAMP = 1; // Asynchronous samplingADCONbits.SLOWCLK = 0; // High Frequency Clock inputADCONbits.ADCS = 5; // Clock divider selection

ADCPC0bits.TRGSRC0=0b00100; // PWM Generator 1 Primary Trigger SelectedADCPC0bits.TRGSRC1=0b00101; // PWM Generator 2 Primary Trigger Selected

ADPCFGbits.PCFG0 = 0; // AN0 is configured as analog inputADPCFGbits.PCFG1 = 0; // AN1 is configured as analog inputADPCFGbits.PCFG2 = 0; // AN2 is configured as analog inputADPCFGbits.PCFG3 = 0; // AN3 is configured as analog input

IPC27bits.ADCP0IP = 0x01; // Set ADC Pair 0 Interrupt Priority (Level 1)IFS6bits.ADCP0IF = 0; // Clear ADC Pair 0 Interrupt FlagIEC6bits.ADCP0IE = 1; // Enable ADC Pair 0 Interrupt

IPC27bits.ADCP1IP = 0x02; // Set ADC Pair 1 Interrupt Priority (Level 2)IFS6bits.ADCP1IF = 0; // Clear ADC Pair 1 Interrupt FlagIEC6bits.ADCP1IE = 1; // Enable ADC Pair 1 InterruptADCONbits.ADON = 1; // Enable ADC module

/* Example code for ADC Pair 0 ISR*/void __attribute__((interrupt, no_auto_psv)) _ ADCP0Interrupt (void){/* Interrupt Service Routine code goes here */

IFS6bits.ADPC0IF = 0; // Clear ADC Pair 0 Interrupt Flag}

/* Example code for ADC Pair 1 ISR*/void __attribute__((interrupt, no_auto_psv)) _ ADCP1Interrupt (void){/* Interrupt Service Routine code goes here */

IFS6bits.ADPC1IF = 0; // Clear ADC Pair 1 Interrupt Flag}



10

ビット

AD

C

44

44.8 共通 ADC 割り込み

高速 10 ビット ADC モジュールは、ペアごとに個別の ADC ペア割り込み (ADCPxIF) を生成するだけでなく、複数のアナログ入力ペアに対して共通した ADC 割り込み (ADIF) が生成できます ( 図 44-23 参照 )。このような共通 ADC 割り込みは、ADC ペア制御レジスタ(ADCPCx<15>) の割り込み要求許可 (IRQENx) ビットをセットすることで生成できます。共通 ADC 割り込みは、共通のソフトウェアルーチンを使用し、複数のアナログ入力ペアに対する ADC 割り込みを処理するようなアプリケーションで有用です。

図 44-23: 共通 ADC 割り込み

CPU は、共通 ADC 割り込み要求を受け取った時点では、それがどの ADC 入力ペアからの要求なのかを認識していません。要求を生成したアナログペアを特定するには、ソフトウェア側で、アクティブな変換ペア要求に応答して生成される一意のオフセットを使用します。ADC 割り込みルーチン内では、ソフトウェアが ADC ベース (ADBASE) レジスタを読み出すと、ADBASE レジスタの内容と割り込みの発生元となったペアに基づくオフセット値の合計が読み出されます。表 44-5 に、各アナログ入力ペアのオフセット値を示します。

通常、ユーザーアプリケーションは ADBASE レジスタにジャンプテーブルのベースアドレスまたは関数ポインタの配列のベースアドレスを格納します。

• プログラムメモリのジャンプテーブルには、適切なペアハンドラに分岐するための分岐命令が含まれます。オフセット値を「4」にすることで、エントリにつき 2 つの命令がジャンプテーブル内に確保されます。

• データメモリ内の関数ポインタの配列は、適切なペアハンドラで初期化可能です。ユーザーアプリケーションで ADBASE レジスタ値を使用すると、特定のペアハンドラを呼び出すことができます。オフセット値を「4」にすることで、24 ビットの関数ポインタが使用できます。

表 44-5: 各 ADC ペア変換要求のオフセット値

Analog Input Pair Offset ADBASE Value

Analog Input Pair 0 0 ADBASE + 0













Pair 0 Interrupt

IRQEN0

Pair 12Interrupt

IRQEN12ADIF

ADC Common Interrupt



共通 ADC 割り込みサービスルーチン内で ADBASE レジスタの値とジャンプテーブルまたは関数ポインタの配列を使用することで、特定のペアハンドラが実行可能です。ユーザーアプリケーションでは ADC 割り込み (ADIF) フラグをクリアし、次に ADC 割り込みの発生元となっているペアデータレディ (PxRDY) フラグをクリアする必要があります。

例 44-2 に、高速 10 ビット ADC モジュールを設定して共通 ADC 割り込みを生成するコードシーケンスを示します。

注 : 各 ADC ペア割り込みにより、ADC ステータス (ADSTAT) レジスタにある対応する ADC ペアデータレディ (PxRDY) ビットがセットされます。



10

ビット

AD

C

44

例 44-2: 共通 ADC 割り込み #define CONVERSION_PAIRS 2

void ConvPair0Handler (void); // Declare the pair conversion handlersvoid ConvPair1Handler (void);

void (*jumpTable[CONVERSION_PAIRS * 2 -1])(void);

main(){

jumpTable[0] = &ConvPair0Handler; /* Set up the jump table*/jumpTable[2] = &ConvPair1Handler;

ADCONbits.FORM = 1; // Output in Integer FormatADCONbits.EIE = 1; // Enable Early InterruptADCONbits.ORDER = 0; // Normal Order of conversionADCONbits.SEQSAMP = 0; // Simultaneous sampling ADCONbits.ASYNCSAMP = 1; // Asynchronous samplingADCONbits.SLOWCLK = 0; // High Frequency Clock inputADCONbits.ADCS = 5; // Clock divider selection

ADCPC0bits.TRGSRC0=0b00100;// PWM Generator 1 Primary Trigger SelectedADCPC0bits.IRQEN0=1; // Enable common ADC Interrupt for Pair 0

ADCPC0bits.TRGSRC1=0b00101;// PWM Generator 2 Primary Trigger SelectedADCPC0bits.IRQEN1=1; // Enable common ADC Interrupt for Pair 1

ADPCFGbits.PCFG0 = 0; // AN0 is configured as analog inputADPCFGbits.PCFG1 = 0; // AN1 is configured as analog inputADPCFGbits.PCFG2 = 0; // AN2 is configured as analog inputADPCFGbits.PCFG3 = 0; // AN3 is configured as analog input

IPC3bits.ADIP = 0x01; // Set Common ADC Interrupt Priority Level (Level 1)IFS0bits.ADIF = 0; // Clear ADC Pair 0 Interrupt FlagIEC0bits.ADIE = 1; // Enable ADC Pair 0 InterruptADCONbits.ADON = 1; // Enable ADC moduleWhile(1);}

/* Example code for ADC ISR*/void __attribute__((interrupt, no_auto_psv)) _ ADCInterrupt (void){

IFS0bits.ADIF = 0; // Clear ADC Pair 0 Interrupt Flag( (void (*)()) *((int *)ADBASE))(); // Call the corresponding handler}

void ConvPair0Handler (void){

int an0, an1;

an0 = ADCBUF0; // Read AN0 conversion resultan1 = ADCBUF1; // Read AN1 conversion result ADSTATbits.P0RDY = 0; // Clear the ADSTAT bits

}

void ConvPair1Handler (void){

int an2, an3;

an2 = ADCBUF2; // Read AN2 conversion resultan3 = ADCBUF3; // Read AN3 conversion result ADSTATbits.P1RDY = 0; // Clear the ADSTAT bits

}



44.9 スリープおよびアイドルモード時の動作

44.9.1 CPU がスリープモード時の ADC の動作

デバイスがスリープモードに入ると、高速 10 ビット ADC モジュールへの全クロックソースが停止しロジック「0」のままとなります。変換中にデバイスがスリープモードになった場合、変換は中止されます。中断された変換は、スリープモードが終了しても再開されません。

44.9.2 CPU がアイドルモード時の ADC の動作

デバイスがアイドルモードに入ると、システムクロックソースは動作を継続し、CPU はコード実行を停止します。アイドルモード中にモジュールの動作を停止するか継続するかは、ADC 制御レジスタ (ADCON<13>) のアイドルモードでの ADC 停止ビット (ADSIDL)によって制御されます。

ADSIDL = 0の場合、モジュールは動作を継続し、完全に機能します。ADC 割り込みが許可されているときは、割り込みによってデバイスがアイドルモードからウェイクアップし、次の動作が実行されます。

• 割り込みに指定された優先度が現在の CPU の優先度以下の場合、デバイスがウェイクアップし、スリープモードに入る直前に実行した PWRSAV命令の次の命令からコード実行を再開

• 割り込みに指定された優先度が現在の CPU よりも高い場合は、デバイスがウェイクアップしてから CPU 例外処理が開始し、 ADC 割り込みサービスルーチンの最初の命令からコード実行を再開

一方、ADSIDL = 1の場合、アイドルモード中はモジュールが動作を停止します。変換中にデバイスがアイドルモードになると、変換は中止されます。中断された変換は、アイドルモードが終了しても再開されません。



10

ビット

AD

C

44

44.10 10 ビット ADC の入出力変換伝達特性直線

図 44-24 に、高速 10 ビット ADC モジュールの理想的な伝達特性を示します。入力電圧の差 (VINH - VINL) が、リファレンス (VREFH – VREFL) と比較されます。

• 最初のコード遷移 (A) は、入力電圧が (VREFH – VREFL/2048) または 0.5 LSb のときに発生します。

• 00 0000 0001コードの中心は、(VREFH – VREFL/1024) または 1.0 LSb となります (B)。

• 10 0000 0000コードの中心は、(512 • (VREFH – VREFL)/1024) となります (C)。

• (1 • (VREFH – VREFL)/2048) よりも低い入力電圧は、00 0000 0000と変換されます (D)。

• (2045 • (VREFH – VREFL)/2048)よりも高い入力電圧は、11 1111 1111と変換されます (E)。

図 44-24: 高速 10 ビット ADC モジュールの入出力変換伝達特性直線 (10 ビットモード )

10 0000 0010 (= 514)10 0000 0011 (= 515)

01 1111 1101 (= 509)01 1111 1110 (= 510)01 1111 1111 (= 511)

11 1111 1110 (= 1022)11 1111 1111 (= 1023)

00 0000 0000 (= 0)00 0000 0001 (= 1)

Output Code

10 0000 0000 (= 512)

(VINH – VINL)

VREFL

VREFH – VREFL

1024

VREFH

VREFL +

10 0000 0001 (= 513)

512 • (VREFH – VREFL)1024

VREFL +1023 • (VREFH – VREFL)

1024VREFL +

(A)

(B)

(C)

(D)

(E)

注 : 正のリファレンス電圧は AVDD (VREFH) で、負のリファレンス電圧は AVSS (VREFL) です。


dsP

IC33F

デバ

イス

ファ

ミリ

リフ

ァレ

ンス

マニ

ュア

ル

DS

70321C_JP

-ペー

ジ 44-50

© 2009 M

icrochip Technolo

gy Inc.

レジスタおよびレジスタ内のビットが未実

4 Bit 3 Bit 2 Bit 1 Bit 0All

Resets

AMP — ADCS<2:0> 0003

4 PCFG3 PCFG2 PCFG1 PCFG0 0000

20 PCFG19 PCFG18 PCFG17 PCFG16 0000

Y P3RDY P2RDY P1RDY P0RDY 0000

— 0000

TRGSRC0<4:0> 0000

TRGSRC2<4:0> 0000

TRGSRC4<4:0> 0000

TRGSRC6<4:0> 0000

TRGSRC8<4:0> 0000

TRGSRC10<4:0> 0000

TRGSRC12<4:0> 0000

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

xxxx

44.11 レジスタマップ

次の表に、特殊機能レジスタとそのアドレスおよびフォーマットを一覧で示します。装の場合は、「0」として読み出されます。

表 44-6: 高速 10 ビット ADC のレジスタマップ

SFR Name Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit

ADCON ADON — ADSIDL SLOWCLK — GSWTRG — FORM EIE ORDER SEQSAMP ASYNCS

ADPCFG PCFG15 PCFG14 PCFG13 PCFG12 PCFG11 PCFG10 PCFG9 PCFG8 PCFG7 PCFG6 PCFG5 PCFG

ADPCFG2 — — — — — — — — PCFG23 PCFG22 PCFG21 PCFG

ADSTAT — — — P12RDY P11RDY P10RDY P9RDY P8RDY P7RDY P6RDY P5RDY P4RD

ADBASE ADBASE<15:1>

ADCPC0 IRQEN1 PEND1 SWTRG1 TRGSRC1<4:0> IRQEN0 PEND0 SWTRG0






ADCPC6 — — — — — — — — IRQEN12 PEND12 SWTRG12

ADCBUF0 ADC Data Buffer 0


















記号の説明 : x = リセット時不定。－ = 未実装、「0」として読み出し。リセット時の値は 16 進数で表示。

© 2009

Microchip T

echnology Inc.D

S703

21C_JP

-ペ

ージ

44-51

第 44 章

高速

10ビ

ット

AD

C

A xxxx

A xxxx

A xxxx

A xxxx

A xxxx

A xxxx

A xxxx

A xxxx

表

SF Bit 3 Bit 2 Bit 1 Bit 0All

Resets

記

高速 10-ビットADC 44

DCBUF18 ADC Data Buffer 18








44-6: 高速 10 ビット ADC のレジスタマップ ( 続き )

R Name Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4

号の説明 : x = リセット時不定。－ = 未実装、「0」として読み出し。リセット時の値は 16 進数で表示。


44.12 関連するアプリケーションノート

この項では、マニュアルのこの章に関連するアプリケーションを記載します。これらのアプリケーションノートの内容は、dsPIC33F デバイスファミリに限定されたものではありませんが、その概念は適切であり、変更あるいは制限事項を考慮に入れて使用できます。現在提供されている高速 10 ビット ADC モジュールに関連するアプリケーションノートは次のとおりです。

文書名アプリケーションノート #

現在、関連するアプリケーションノートはありません。

注 : dsPIC33Fデバイスファミリに関するその他のアプリケーションノートやサンプルコードについては、マイクロチップウェブサイト (www.microchip.com) をご参照ください。


http://www.microchip.com

http://www.microchip.com


10

ビット

AD

C

44

44.13 改版履歴

リビジョン A (2008 年 1 月 )

本文書の初版リリース

リビジョン B (2008 年 7 月 )

このリビジョンには、次のアップデートが含まれます。

• 図 :

- 図 44-2 のアナログ入力チャネル AN6 を、専用 S/H 回路への入力から共用 S/H 回路への入力に更新

- 結果レジスタ番号を ADCBUF0 および ADCBUF1 として修正 ( 図 44-7)

- 図 44-7 の誤った結果レジスタ番号を修正し、 ADCBUF13 を ADCBUF0 に、ADCBUF14を ADCBUF1 に変更

• ノート :

- 44.4.2.4 項「個別 ADC ペアの割り込み」セクションに、PENDx ビット (ADCPCx<14>)についてのメモを追加

- 補助クロックの設定についてのメモを追加 (44.3.1 項「ADC のクロック選択」)

• レジスタ :

- ADBASE: A/D ベースレジスタの全ビットに対する説明を更新 ( レジスタ 44-3)

- 次のレジスタの bit 15 および bit 7 の説明を更新 : レジスタ 44-6, レジスタ 44-7 およびレジスタ 44-8

- レジスタ 44-9 のビット 7 の説明を更新

• セクション :

- 44.4.1.2 項「変換時間」セクションにある変換時間を 14 TAD クロックサイクルとして更新

• 表 :

- 高速 10 ビット ADC レジスタマップ表に記載の ADCON レジスタ値を 0003として修正 ( 表 44-6)

• 文書全体で説明の仕方、形式などのマイナー編集

リビジョン C (2009 年 2 月 )

このリビジョンは、追加の ADC および PWM チャネルをサポートするよう更新されています。これらの更新は、次に反映されています。

• 図 :

- 図 44-1:「2 つの SAR コンバータを内蔵した高速 10 ビット ADC」

- 図 44-2:「1 つの SAR コンバータを内蔵した高速 10 ビット ADC」

- 図 44-3:「ADC クロック生成」

- 図 44-5:「サンプル / 変換シーケンス」

- 図 44-7:「アナログ入力ペアの制御」

- 図 44-23:「共通 ADC 割り込み」

• レジスタ :

- ADCPCFG2 レジスタの追加 ( レジスタ 44-5)

- ADCPC4 レジスタの追加 ( レジスタ 44-10)



- ADCON レジスタの SLOWCLK (bit 12) および ADCS (bits 2-0) に対する説明を更新( レジスタ 44-1)

- ADSTAT レジスタに RxRDY ビットの定義を追加 ( レジスタ 44-2)

- ADPCFG レジスタに PCFGx ビットの定義を追加 ( レジスタ 44-4)



リビジョン C (2009 年 2 月 ) ( 続き )

• レジスタ ( 続き )

- ADCPC0、ADCPC1、ADCPC2、および ADCPC3 レジスタのトリガソースの説明を更新 ( レジスタ 44-6、レジスタ 44-7、レジスタ 44-8、レジスタ 44-9)

- ADCPC3 レジスタに IRQEN7、PEND7、SWTRG7、および TRGSRC7<4:0> ビットの説明を追加 ( レジスタ 44-9)

• セクション :

- 44.3.1 項「ADC のクロック選択」セクションの説明文を更新

• 表 :

- アナログ入力ペア 7 ～ペア 12 の説明を追加 ( 表 44-5)

- 追加されたビットおよびレジスタを反映させるようレジスタマップを更新 ( 表 44-6)

• 文書全体で説明の仕方、形式などのマイナー編集


第 44 章高速 10 ビット...

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