Broadband Engine Broadband Engine Cell ProcessorCell Processor

Arquitetura e Organização de Processadores (CPM237)Arquitetura e Organização de Processadores (CPM237)Rodrigo Bittencourt MottaRodrigo Bittencourt Motta

rbmotta@inf.ufrgs.brrbmotta@inf.ufrgs.brJunhoJunho//0606

Plano de ApresentaçãoPlano de Apresentação

IntroduçãoVisão GeralOrganização InternaEIB (Element Interconnect Bus)PPE (Power Processor Element)SPE (Synergistic Processor Element)Modelos de ProgramaçãoPossibilidades FuturasReferências

IntroduçãoIntrodução

A plataforma está sendo desenvolvida através de uma parceria entre três empresas: Sony, Toshiba e IBM;Abordagem agressiva, produzindo o chip usando um design full custom;Planejamento de uso do chip além do escopo dos videogames;Desenvolvimento iniciado em 2000 envolve cerca de 400 pessoas das três empresas;Investimento em torno de 400 milhões de dólaresMotivações

Sony Playstation 3IBM Blade ServerToshiba HDTV

Visão GeralVisão Geral

241 milhões de transistoresÁrea de 235mm2

Consumo de potência de 60-80W em 1.2VTecnologia de 90nm usando processo SOI (Silicon-On-Insulator)8 camadas de metalCapaz de executar em velocidades superiores a 4GHz9 cores

1 PPE8 SPEs

10 threads simultâneas256Gflops com precisão simples em 4GHz26Gflops com precisão dupla em 4GHz

Organização InternaOrganização Interna

Dual 12.8 GByte per second memory busses (25.6 Gbytes per second in total)

PPE (Power Processor Element)

Dual high speed I/O channels (76.8 GBytes in total)

SPE (Synergistic Processor Elements)

EIB (Element Interconnect Bus)

EIB (Element Interconnect Bus)EIB (Element Interconnect Bus)

4 anéis de 16 bytes que suportam até 3 transferências simultâneasTransmite até 96 bytes por ciclo de relógio

EIB (Element Interconnect Bus)EIB (Element Interconnect Bus)

4 anéis de 16 bytes que suportam até 3 transferências simultâneasTransmite até 96 bytes por ciclo de relógio

EIB (Element Interconnect Bus)EIB (Element Interconnect Bus)

4 anéis de 16 bytes que suportam até 3 transferências simultâneasTransmite até 96 bytes por ciclo de relógio

PPE (Power Processor Element)PPE (Power Processor Element)

Executa o Sistema Operacional e a maioria das aplicaçõesEnvia as tarefas de computação intensiva para serem executadas nos SPEsProcessador de 64 bits32Kb I-Cache e 32 Kb D-Cache512 Kb de memória cache L2Utiliza o ISA do PowerPCExecuta até duas instruções por ciclo de relógioExecuta até duas threads simultaneamenteDespacho in-orderPipeline de 23 estágiosBHT de 4 KbFetch de 4 instruções por ciclo de relógio

SPE (Synergistic Processor Element)SPE (Synergistic Processor Element)

Cada Cell contem 8 SPEsProcessadores vetoriais (SIMD)2 pipelines independentes4 unidades de ponto flutuante de precisão simples4 unidades de inteiros128 registradores de 128bitsUnidade de memória de 256Kb (Local Store)Fetch de 2 instruções por ciclo de relógioDespacho in-order21 milhões de transistoresÁrea de 15mm2

Consumo de 5W a 4GHz

SPE (Synergistic Processor Element)SPE (Synergistic Processor Element)

SPE Local Stores – Sem cache?256Kb por SPESPEs operam sobre registradores que são lidos/escritos das Local StoresAs Local Stores acessam a MP em blocos de 1Kb mínimo (16Kb máximo)São similares à memórias Scratchpad

Latências:Simples de ponto fixo – 2 ciclosComplexas de ponto Fixo – 4 ciclosLoad – 6 ciclosPonto flutuante SP – 6 ciclosMultiplicação Inteira – 7 ciclosBranch miss – 20 ciclosPonto flutuante DP – 13 ciclosEnfileiramento por DMA – 20 ciclos

Modelos de ProgramaçãoModelos de Programação

Pipeline de múltiplos estágios (1)Estágios paralelos (2)Baseado em serviços (3)

(1)

(3)

(2)

Modelos de ProgramaçãoModelos de Programação

ExemploDecodificação do sinal da HDTV

Possibilidades FuturasPossibilidades Futuras

Processamento distribuído com vários Cells

ReferênciasReferências

Brian Flachs. et al. "The Microarchitecture of the Synergistic Processor for a Cell Processor". IEEE Journal of Solid-State Circuits, Volume 41, pp.63-70.Pham, D. et al. "The design methodology and implementation of a first-generation CELL processor: a multi-core SoC". Custom Integrated Circuits Conference, 2005. Proceedings of the IEEE 2005, pp. 45-49.Michael Day; Peter Hofstee. "Hardware and Software Architectures for the CELL BROADBAND ENGINE processor". CODES+ISSS Conference.Cell Broadband Engine resource center. Disponível em http://www-128.ibm.com/developerworks/power/cell.Cell Architecture Explained. Disponível em http://www.blachford.info/computer/Cell/Cell1_v2.html.