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BIST用スキャンテストの 低電力化技術 · 1 bist用スキャンテストの...
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1 BIST用スキャンテストの 低電力化技術 九州工業大学 情報工学研究院 情報創成工学研究系 教授 梶原 誠司 JST知的財産戦略センター 新技術説明会 （H27.3.13)
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BIST用スキャンテストの
低電力化技術
九州工業大学 情報工学研究院 情報創成工学研究系 教授 梶原 誠司
JST知的財産戦略センター 新技術説明会 （H27.3.13)
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論理BIST (Built-In Self Test:組込み自己検査)
良品／不良品
テスト 制御部
テスト
対象
回路
M U X
テスト 発生器
外部入力
出力系列 圧縮器 比較器
ROM
外部出力
テスト
JST知的財産戦略センター 新技術説明会 資料
• LSIテスタが持つ機能を
チップ内に実装
テスト発生器
疑似ランダムパターンを
ハードウエア(LFSR)で発生
出力判定部
出力系列を圧縮し，
正常値と比較する．
• BISTの利点 ボード上でもテスト可能
テストコスト（特にLSIテスターのコスト）削減，実動作速度でテストが容易
• 論理回路向けBISTの問題点
チップ面積の増加および回路性能の低下
テスト出力系列の圧縮による故障診断・解析の複雑化
不十分な故障検出率
テスト時消費電力の増大（特にスキャンテスト時）
3 JST知的財産戦略センター 新技術説明会 資料
論理BISTの消費電力問題
• テスト動作時には通常動作の数倍の消費電力
– 通常動作では使わないパターンでのテストが問題
• 信号値変化（トグル率） ∝ 回路の消費電力
• 通常動作時：5~20%のトグル率，BISTによるテスト時：約50%のトグル率
– 過剰な消費電力による信号の遅延変動→テスト結果の誤診断
• IR-drop(電圧降下)、発熱などが問題
• 良品を不良と判断→歩留まり低下
• 不良品を良品と判断→テスト品質の低下
v
I
IR-drop
t
発熱 遅延変動
提案技術：テスト時の消費電力の低減・制御による誤テストの防止
1
2CL( j) Vdd
2 fp ( j)
j
4 JST知的財産戦略センター 新技術説明会 資料
従来技術
• LFSRで生成する擬似乱数パターンが多くのトグル
– ランダム性があり、故障検出率が高い
– 値が頻繁にトグルする→高い消費電力
• 入力パターンのトグル率を低減させ、電力低減 • LT-RTPG[Wang, et al. ITC99]
• ALP-RTPG[Lin, et al. ATS2010](LT-RTPGの改良)
– フィードバック機構によるスキャン出力する時のトグルも考慮
D Q
clk
1010101 0101110 FF
Toggle
FF
1
n
…
…
L
F
S
R
FF FF FF
Ph
ase
sh
ifte
r
Andゲートによる全入力が1になるとトグルする
略号：LT(n)
1
n
…
…
Ph
ase
sh
ifte
r
L
F
S
R
D-
FF
0
1 FF FF FF
略号：ALP(n)
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従来技術の問題点と提案技術の特徴
• テスト電力の低減が不充分 – 出力応答の観測（スキャン出力）に
関わる電力の低減を考慮せず
• 故障検出率の低下 • 入力パターンのランダム性が低下
単にテスト電力の低減だけに着目 – テスト電力を適切なレベルまで削減できず
– アプリケーション毎に電力低減目標は異なる
• 低すぎるテスト電力になることも：
– 遅延故障の見逃しによるテスト品質低下
• 提案手法の特徴・優位性 – テスト時消費電力を目標のレベルに制御可能
– テストパターンのランダム性に伴う故障検出率低下を抑止
– 論理BISTにおける消費電力BISTの課題を解決
0
10
20
30
40
50
60
LFSR LT(4) ALP(3)
トグル率（
%）
スキャン入力電力
スキャン出力電力
ITC99ベンチマーク使用
回路 LFSR LT(4) ALP(3)
b14 85.01 79 81.17
b15 75.2 40.83 52.24
b20 84.25 83.91 81.13
b21 85.97 84.88 82.8
b22 85.3 83.15 81.43
平均 83.15 74.35 75.75
30kパターンでの故障検出率[%]
JST知的財産戦略センター 新技術説明会 資料
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提案手法の概要
入力ピン 出力ピン
パタン圧縮保持
被テスト回路
シグネチャ
シグネチャ
初期値 擬似ランダム
パターン発生 FF：フリップ・フロップ
論理値生成部
①
②
③
自己テストの各動作に対応した3つの回路対策
3特許を併用することで最大効果発揮
①スキャンイン時の電力低減
②キャプチャ時の電力低減
③スキャンアウト時の電力低減
低電力なテストパターン入力
低電力な被テスト回路出力パターン
低電力なテストパターン出力
パタン圧縮保持 FF
FF
FF
FF
FF
FF
①スキャンイン：テストパターン発生器からスキャンチェーンを構成するFFにテストパターンを入力すること
②キャプチャ：被テスト回路（組合せ回路）を通過したテスト結果をFFに取り込むこと
③スキャンアウト：キャプチャされた値をスキャンチェーンのFFから出力すること
BISTのスキャンテストにおける
消費電力問題とその解決法
JST知的財産戦略センター 新技術説明会 資料
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提案技術①：スキャン入力電力低減
• 擬似ローパスフィルタ(PLPF) [Sato, ATS12]
→移動平均によるスキャン入力パターンの高周波成分を除去
JST知的財産戦略センター 新技術説明会 資料
LF
SR
DUT
MIS
R
PL
PF
Scan chain
FF
Sj-1
Tj+1
Tj Sj
次の
時刻
現在
前の
時刻 Sj-1
移動平均 Sj=
(Sj-1 & Tj ) |
(Tj & Tj+1 ) |
(Sj-1 & Tj+1 )
高周波成分：隣接するビットの 値がよくトグルしているベクトル
0101001100110001111 e.g.:
Tj+1 Tj Sj-1 Sj
0 0 0 (0+0+0)/3=0/3→0
0 0 1 (0+0+1)/3=1/3→0
0 1 0 (0+1+0)/3=1/3→0
0 1 1 (0+1+1)/3=2/3→1
1 0 0 (1+0+0)/3=1/3→0
1 0 1 (1+0+1)/3=2/3→1
1 1 0 (1+1+0)/3=2/3→1
1 1 1 (1+1+1)/3=3/3→1
＊3ビット PLPF → トグル率は12.5%
＊5ビットPLPF → トグル率は6.7%
＊(2N+1)ビットPLPFは同じ方法で設計
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提案技術①：スキャン入力電力低減
• 異なるビット数のPLPFを組み合わせて，任意のトグル率を実現
• 回路毎に異なる適切なテスト電力(トグル率)に対応 – トグル率を下げ過ぎると、故障検出率低下(不良すり抜け)
– トグル率が高いと間違ったテスト判定(歩留まり)の原因
JST知的財産戦略センター 新技術説明会 資料
L F SR
P S F
PLPF 5bit
PLPF 3bit
T3 T1 T2
制御信号
スキャンチェーン
FF FF FF FF FF FF FF FF FF
T1: LFSRの出力, 50%のトグル率
T2: PLPF(3bit)の出力, 12.5%のトグル率
T3: PLPF(5bit)の出力, 6.7%のトグル率
: 指定したトグル率
, , : T1, T2, T3の比率
321 TTT
1
トグル率を50%~6.7%の範囲で自由に制御
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提案技術②：キャプチャ電力低減
• マルチサイクルテストによるキャプチャ電力低減 [Sato, ATS12]
→ 複数回のキャプチャサイクルを行う
→ 通常動作時の消費電力に近づける
キャプチャ数が多くなると多くのFFの値が反転しなくなる
JST知的財産戦略センター 新技術説明会 資料
Scan Enable
Capture
Clock Capture
Power
# of Cycle
Scan Enable
Capture
M
Clock
N
Shift Shift
Shift Shift
通常のスキャンテスト
マルチサイクルテスト 回路 b14s b15s b20s b22sFF数 245 449 490 735
反転頻度１%以下のFF数
131(53%)
271(60%)
230(47%)
440(60%)
3万パターン入力後の信号値変化
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提案技術②：キャプチャ電力低減
• テストパターンのトグル率の低減→ランダム性が低下
• マルチサイクルテストにおけるFF値の中間観測 [Sato, ATS11] – 一部のFFの値を追加した応答パタン圧縮回路で観測する
JST知的財産戦略センター 新技術説明会 資料
入力ピン 出力ピン
パタン圧縮保持
被テスト回路
シグネチャ
初期値 擬似ランダム
パターン発生 論理値生成部
①
②
③
パタン圧縮保持 FF
FF
FF
FF
FF
FF
中間観測 用回路 Scan
Enable
Capture
M
Clock
N
Shift Shift
マルチサイクルテスト
一部のFFの値をキャプチャ毎に観測
故障検出機会の増加
故障検出率の増加
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提案技術③：スキャン出力電力低減
• 最終キャプチャ時に、特定のFFの値を、スキャンシフト時の電力が減少するように（反転する回数が少なくなるように）書き替える
• 書き替えるFFは故障検出率に極力影響を与えないように選択する。
JST知的財産戦略センター 新技術説明会 資料
LF
SR
DUT MIS
R
PL
PF
Scan chain
Multi-Cycle Test
Scan-out control circuit
入力 出力
トグル数: 3
Original:
値書き換え:
平坦化した出力応答
制御FF
0 0 0 0 1 1 1
0 0 1 0 1 1 1 トグル数: 12
書換方法
（１）固定値に書換
- 付加面積小
（２）隣接するFFの値に書換
- 電力削減効果大
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提案手法の効果（テスト時電力）
• シミュレーション環境設定 – テスト数: 30k
– 中間観測ＦＦの比率: 20%
– マルチサイクルテスト: 20サイクル
– 故障モデル: 縮退故障
– 回路: (ITC99) b14s, b15s, b20s, b21s, b22s
JST知的財産戦略センター 新技術説明会 資料
• 評価項目: – スキャン入・出力トグル率
– キャプチャトグル率
– 故障検出率
– 回路面積評価
(ゲート数: 17M，FF数: 523k)
回路 LFSR（ランダム）
PLPF,スキャン入力トグル率指定
トグル率＝ 10% トグル率＝ 12% トグル率＝ 15%
入力 出力 シフト 入力 出力 シフト 入力 出力 シフト 入力 出力 シフト
b14s 50.4 48.1 49.3 10.9 17.6 14.3 13.8 18.1 16.0 17.3 19.8 18.6
b15s 50.5 47.7 49.1 11.1 14.5 12.8 14.0 15.1 14.6 16.4 17.2 16.8
b20s 50.5 48.6 49.5 10.9 18.3 14.6 14.3 18.8 16.5 17.6 20.8 19.2
b21s 50.5 48.6 49.5 10.9 18.2 14.6 14.3 18.7 16.5 17.6 20.7 19.2
s22s 50.5 48.5 49.5 10.8 19.3 15.0 13.8 19.9 16.8 20.1 20.1 20.1
平均 50.5 48.3 49.4 10.9 17.6 14.3 14.0 18.1 16.1 17.8 19.7 18.8
任意のレベルまでスキャンシフト（スキャン入力・スキャン出力）トグル率を低減可能
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提案手法の効果（テスト時電力）
• マルチサイクルテストによるキャプチャトグル率低減効果 – b22回路
• キャプチャサイクル数毎の
キャプチャトグル率を計算
– テストパターン数：3000
– スキャン入力のテストパターンの
トグル率低減レベル： LFSR, PLPF3, PLPF5
• キャプチャ回数が多くなると
キャプチャトグル率が低下する
傾向を確認
JST知的財産戦略センター 新技術説明会 資料
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0 1 2 3 4 5 6 7 8 9
キャプチャトグル率
[%]
直前のキャプチャサイクル数
低減レベル0
低減レベル1
低減レベル2
PLPF3
PLPF5
LFSR
Scan
Enable
Capture
M
Clock
N
Shift Shift
マルチサイクルテスト
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提案手法の効果（故障検出率・付加面積）
• 既存低電力手法より検出率が向上 – 中間観測するマルチサイクルテスト技術の利用
• 出力電力制御する場合も、故障検出率が低下しない
• 20%のFFを中間観測した場合の付加面積（面積増加率は4％以下）
– 比較回路部（MISRとXOR-Tree）は約1.93%の面積増加
– 出力電力制御機構（固定値制御）により，更に約0.01%の面積増加
– 出力電力制御機構（隣接値制御）では，更に約1.44%の面積増加
JST知的財産戦略センター 新技術説明会 資料
Circuit
Fault coverage for 1 Cycle test [%] Fault coverage for 20 Cycles test [%]
LFSR LT(4) ALP(3) PLPF_5bit
(出力制御無)
PLPF_5bit
(出力制御)
b14s 85.01 79 81.17 89.26 89.26
b15s 75.2 40.83 52.24 92.87 92.87
b20s 84.25 83.91 81.13 91.67 91.67
b21s 85.97 84.88 82.8 92.38 92.38
b22s 85.3 83.15 81.43 91.38 91.38
AVE 83.15 74.35 75.75 91.51 91.51
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提案手法の効果（実チップでの測定）
• TEGによるスキャン入力電力低減効果の検証 – リング発振器を埋め込み，周波数と電流を5回測定
– トグル率はシミュレーションで計算
– 周波数vsトグル率，周波数vs電流値
– テスタ： CTS(Cloud testing Service)社 CX1000D
提案手法によるトグル率低減
消費電力が低減
RO周波数の向上
（遅延増加を抑制）
JST知的財産戦略センター 新技術説明会 資料
プロセス ROHM 0.18um
チップサイズ 2.5mm × 2.5mm
電源電圧 1.8V
セル数 72529
FF数 5952
周波数vsトグル率 周波数vs電流
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提案手法の効果（実チップでの測定）
• TEGによるキャプチャ電力低減効果の検証 – スキャンシフト時の周期：150ns
– Slowキャプチャ時の周期：100ns
– Fastキャプチャ時の周期：20ns(実速度)
• 50回測定した平均値を基準電圧の1.8Vから
引いて電圧降下の値とする．
• キャプチャ回数が多くなるにつれて電圧降下が
小さくなる傾向を確認．
JST知的財産戦略センター 新技術説明会 資料
(Tektronix社)
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キャプチャトグル率
(%)
直前のキャプチャサイクル数
低減レベル0
低減レベル1
低減レベル2
0
0.05
0.1
0.15
0.2
0.25
0.3
0 1 2 3 4 5 6 7 8 9
電圧降下
(ΔV)
直前のSlowキャプチャのサイクル数
低減レベル0
低減レベル1
低減レベル2
0
0.05
0.1
0.15
0.2
0.25
0.3
0 1 2 3 4 5 6 7 8
電圧降下
(ΔV)
直前のSlowキャプチャのサイクル数
低減レベル0
低減レベル1
低減レベル2
Fastキャプチャ時の電圧降下 Slowキャプチャ時の電圧降下 キャプチャトグル率
PLPF3 PLPF5
LFSR
PLPF3 PLPF5
LFSR
PLPF3
PLPF5
LFSR
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産学連携等の経緯
JST知的財産戦略センター 新技術説明会 資料
• 2008-2013年 JST戦略的創造研究推進事業 CRESTに採択
九州工業大学，奈良先端科学技術大学院大学，首都大学東京，大分大学
• 2009-2011年 JST特許化支援事業 特許群支援（大学型）に採択
• 2013-2015年 JST特許化支援事業 特許群支援に採択
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想定される用途と実用化に向けた課題
JST知的財産戦略センター 新技術説明会 資料
• 想定される用途
論理LSIへのBISTの導入によるテストコスト削減（特に低電力デバイス）
フィールド（オンライン）でのシステムテスト・ボードテスト可能化
• 実用化に向けた課題 各種アルゴリズムの最適化：スキャン入力電力削減における各PLPFのテスト時間配
分，マルチサイクルテストの中間観測FF（出力制御FF）選択
スキャン出力電力削減手法の実チップでの有効性確認
＃スキャン入力電力・キャプチャ電力削減手法は試作チップによる有効性確認済み
現在，スキャン出力電力削減効果確認のためのチップ試作中
既存のEDAツールへの接続
• 企業への期待
大規模論理を含む回路を開発する企業には，提案技術は有効と思われる．
テスト設計用CADツールを有するLSI開発企業やEDAベンダとの共同評価やライセンシングを期待．
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まとめ
JST知的財産戦略センター 新技術説明会 資料
• 論理回路のBIST用スキャンテストの低電力化技術 • テスト時消費電力を任意のレベルに制御可能
• 故障検出率は低下しない
• チップ面積増加は２～４％程度
【ライセンスについて問合せ先】 科学技術振興機構 知的財産戦略センター 田中 史祥 Ｔel 03-5214-8293 E-mail ｆｔａｎａｋａ＠ｊｓｔ．ｇｏ．ｊｐ ｓｈｕｕｙａｋｕ＠ｊｓｔ．ｇｏ．ｊｐ
【技術内容について問合せ先】 九州工業大学 情報工学研究院 情報創成工学研究系 教授 梶原誠司 Tel 0948-29-7665 (九州工業大学梶原研究室） Fax 0948-29-7665 E-mail [email protected]
