AXI Verification IP v1 - Xilinx...AXI Verification IP v1.1 LogiCORE IP 製品ガイド Vivado Design...

AXI Verification IP v1.1

LogiCORE IP 製品ガイド

Vivado Design Suite

PG267 2017 年 10 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

AXI VIP v1.1 2

PG267 2017 年 10 月 4 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ユーザーパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

AXI プロトコルチェックと説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

ザイリンクス固有のコンフィギュレーションチェックと説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Vivado IP インテグレーター内の AXI VIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

第 6章: テストベンチ複数のシミュレーションセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

AXI VIP のサンプルテストベンチとテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

便利なコーディングのガイドラインおよび例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

付録 A: アップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

付録 B: axi_vip_v1_1_top API

付録 C: BFM から VIP への移行

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG267&Title=AXI%20Verification%20IP%20v1.1%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.1&docPage=2

AXI VIP v1.1 3


付録 D: AXI VIP エージェントとフローメソドロジAXI マスターエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

AXI スレーブエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

AXI パススルーエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

READY の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

付録 E: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

付録 F: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93



AXI VIP v1.1 4

PG267 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクス LogiCORE™ AXI Verification IP (VIP) コアは、ユーザーが設計した AXI ベース IP のシミュレーションをサポートする目的で開発されています。 AXI VIP コアは 3 つのバージョンの AXI プロトコル (AXI3、 AXI4、および AXI4-Lite) をサポートしています。

AXI VIP は暗号化されていない SystemVerilog ソースとして提供され、 SystemVerilog クラスライブラリと合成可能 RTL で構成されます。

内蔵の RTL インターフェイスは、仮想インターフェイスを介して AXI VIP で制御します。AXI トランザクションはユーザーの検証環境で作成され、 AXI ドライバークラスに渡されます。次に、このドライバークラスがタイミングを管理し、内容をインターフェイスに駆動します。

機能

• すべてのプロトコルデータ幅、アドレス幅、転送タイプ、応答をサポート

• トランザクションレベルのプロトコルチェック (バーストタイプ、長さ、サイズ、ロックタイプ、キャッシュタイプ)

• ARM® ベースのトランザクションレベルプロトコルチェッカー。アサーションプロパティをサポートしたツールで利用可能 [参照 1]

• SystemVerilog ビヘイビアー構文

• SystemVerilog クラスベースの API

• ネットおよび定数タイオフに合成

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™、 UltraScale™、

Zynq®-7000 All Programmable SoC、7 シリーズ FPGA

サポートされる

ユーザーインターフェイス

AXI4、 AXI4-Lite、 AXI3

リソース N/A

コアに含まれるもの

デザインファイル SystemVerilog

サンプルデザイン SystemVerilog

テストベンチ N/A

制約ファイル N/A

シミュレーションモデル

暗号化されていない SystemVerilog

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)(3)

デザイン入力 Vivado® Design Suite

シミュレーション(4)

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよび

ライセンス』を参照してください。

3. この IP は、 Zynq PS 用の VIP は提供しません。 AXI3、 AXI4、お

よび AXI4-Lite インターフェイス用の VIP コアのみを提供します。

4. この IP のすべての機能を利用するには、高度なシミュレーショ

ン機能をサポートしたシミュレータが必要です。

5. AXI VIP は、 VHDL 階層に含めた場合、プロトコルチェッカー

としてのみ動作します。

6. AXI 検証コンポーネントの仮想部分を使用するには、 Verilog 階層に置く必要があります。

7. 2 つの異なるリビジョン/バージョンの axi_vip パッケージを

インポートしないでください。エラボレーションエラーが発生

します。

8. すべての AXI VIP およびその親は、常に新バージョンにアッ

プグレードする必要があります。

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



https://japan.xilinx.com/support








AXI VIP v1.1 5


第 1章

概要ザイリンクス LogiCORE™ AXI Verification IP (VIP) コアには次の使用方法があります。

• マスター AXI コマンドおよび書き込みペイロードを生成する

• スレーブ AXI 読み出しペイロードと書き込み応答を生成する

• AXI トランザクションがプロトコルに準拠しているかをチェックする

AXI VIP は次の 3 つのモードに設定できます。

• AXI マスター VIP

• AXI スレーブ VIP

• AXI パススルー VIP

図 1-1 に AXI マスター VIP を示します。 AXI マスター VIP は AXI コマンドと書き込みペイロードを生成し、これを AXI システムに送信します。

図 1-2 に AXI スレーブ VIP を示します。 AXI スレーブ VIP は AXI コマンドに応答し、読み出しペイロードと書き込み応答を生成します。

X-Ref Target - Figure 1-1

図 1‐1: AXI マスター VIP


図 1‐2: AXI スレーブ VIP

SystemVerilog Interface AXI Protocol Checker M_AXI

X18492-121316

SystemVerilog Interface AXI Protocol CheckerS_AXI

X18493-121316



AXI VIP v1.1 6


第 1 章:概要

図 1-3 に AXI パススルー VIP を示します。 AXI パススルー VIP は、通過するすべての AXI トランザクションに対してプロトコルチェックを実行します。この場合、 IP は次のいずれかの動作モードに設定できます。

• モニターのみ

• マスター

• スレーブ

合成後のネットリストには AXI プロトコルチェッカーは含まれません。

重要: Vivado® シミュレータを使用する場合、 ARM AMBA アサーションの代わりに AXI Protocol Checker IP [参照 4] が使用されます。

機能一覧

• AXI3、 AXI4、および AXI4-Lite インターフェイスをサポート

• AXI マスター、 AXI スレーブ、およびパススルーモードに設定可能

• シミュレーションメッセージングを設定可能

• シミュレーション時に AXI プロトコルチェックを実行

アプリケーション

AXI VIP は、検証およびシステムエンジニアが次の目的で使用できます。

• 2 つの AXI 接続間のトランザクションをモニターする

• AXI トランザクションを生成する

• AXI プロトコルへの準拠をチェックする


図 1‐3: AXI パススルー VIP

SystemVerilog Interface AXI Protocol CheckerM_AXIS_AXI

X18494-121316



AXI VIP v1.1 7


第 1 章:概要

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

その他のザイリンクス LogiCORE IP モジュールに関する情報は、ザイリンクス IP コアのページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html

https://japan.xilinx.com/about/contact.html


AXI VIP v1.1 8


第 2章

製品仕様AXI VIP コアは AXI3、 AXI4、および AXI4-Lite プロトコルをサポートしています。

規格

AXI インターフェイスは、 ARM® AMBA® (Advanced Microcontroller Bus Architecture) AXI バージョン 4 仕様 [参照 2] に準拠しています。この仕様のサブセットとして、 AXI4-Lite 制御レジスタインターフェイスも含まれます。

性能

AXI VIP コアはワイヤとして合成され、性能には影響しません。

ユーザーパラメーター

表 2-1 に、 AXI VIP コアのユーザーパラメーターを示します。

表 2‐1: AXI VIP のユーザーパラメーター

パラメーター名フォーマット /範囲デフォルト値説明

PROTOCOLタイプ: 文字列

値の範囲: AXI4、AXI3、 AXI4LITE

AXI4 プロトコル固有の信号を有効にするために使用します。

INTERFACE_MODE

タイプ: 文字列

値の範囲: PASS_THROUGH、MASTER、 SLAVE

PASS_THROUGH

プロトコルのモードをマスター、スレーブ、またはパススルーのいずれに設定するかに使用します。

READ_WRITE_MODE

タイプ: 文字列

値の範囲: READ_WRITE、READ_ONLY、WRITE_ONLY

READ_WRITE

対応する AXI 読み出し /書き込み信号を有効にするために使用します。

ADDR_WIDTH

1 整数 64 (AXI4LITE)

12 整数 64 (AXI4/AXI3)

32 *_axi_{ar,aw}addr の幅



AXI VIP v1.1 9


第 2 章:製品仕様

DATA_WIDTH

タイプ: long

値の範囲: 32、 64、128、 256、 512、 1024

AXI4LITE: 32、 64

32 *_axi_wdata および *_axi_rdata の幅

ID_WIDTH

タイプ: long

値の範囲: 0 ～ 32

AXI4LITE: 0

0*_axi_{aw,ar,r,b}id の幅。VIP を AXI3 で使用するようにコンフィギュレーションした場合、このパラメーターで *_axi_wid の幅も制御します。

AWUSER_WIDTH

タイプ: long

値の範囲: 0 ～ 1024

AXI4LITE: 0

READ_ONLY: 0

0 *_axi_awuser の幅

ARUSER_WIDTH

タイプ: long

値の範囲: 0 ～ 1024

AXI4LITE: 0

WRITE_ONLY: 0

0 *_axi_aruser の幅

WUSER_WIDTH

タイプ: long

値の範囲: 0 ～ 1024

AXI4LITE: 0

READ_ONLY: 0

0 *_axi_wuser の幅

BUSER_WIDTH

タイプ: long

値の範囲: 0 ～ 1024

AXI4LITE: 0

READ_ONLY: 0

0 *_axi_buser の幅

RUSER_WIDTH

タイプ: long

値の範囲: 0 ～ 1024

AXI4LITE: 0

WRITE_ONLY: 0

0 *_axi_ruser の幅

SUPPORTS_NARROW(1)タイプ: long

値の範囲: 0、 1

AXI4LITE: 0

1

VIP がインターフェイスのネイティブデータ幅未満のバーストトランザクションをサポートするかどうかを指定します。プロトコルが AXI4LITE、または HAS_WSTRB が 0 の場合は、SUPPORTS_NARROW を 0 に設定する必要があります。

HAS_BURST

タイプ: long


AXI4LITE: 0

2'b01*_axi_arburst および *_axi_awburst を有効にするかどうかを制御します。 0 の場合、 *_axi_arburst と *_axi_awburst の値は 2'b01 です。

HAS_LOCK

タイプ: long


AXI4LITE: 0

1

*_axi_arlock および *_axi_awlock を有効にするかどうかを制御します。 0 の場合、 *_axi_arlock と *_axi_awlock の値は 0 です。

プロトコルが AXI4LITE、 READ_WRITE_MODE が READ_WRITE 以外、 HAS_BRESP が 0、 HAS_RRESP が 0 のいずれかに該当する場合、HAS_LOCK は 0 に設定する必要があります。

HAS_CACHE

タイプ: long


AXI4LITE: 0

1*_axi_arcache および *_axi_awcache を有効にするかどうかを制御します。 0 の場合、 *_axi_arcache と *_axi_awcache の値は 0 です。

表 2‐1: AXI VIP のユーザーパラメーター (続き)




AXI VIP v1.1 10



HAS_REGION

タイプ: long


AXI4LITE/AXI3: 0

1*_axi_arregion および *_axi_awregion を有効にするかどうかを制御します。 0 の場合、 *_axi_arregion と *_axi_awregion の値は 0 です。

HAS_PROTタイプ: long

値の範囲: 0、 11

*_axi_arprot および *_axi_awprot を有効にするかどうかを制御します。 0 の場合、 *_axi_arprot と *_axi_awprot の値は 0 です。

HAS_QOS

タイプ: long


AXI4LITE/AXI3: 0

1*_axi_arqos および *_axi_awqos を有効にするかどうかを制御します。 0 の場合、 *_axi_arqos と *_axi_awqos の値は 0 です。

HAS_WSTRB

タイプ: long


READ_ONLY: 0

1

*_axi_wstrb を有効にするかどうかを制御します。

HAS_WSTRB が 1 の場合、 *_axi_wstrb の任意のビットを 1 または 0 に設定できます。

0 の場合、 *_axi_wstrb のビットはすべて 1 です。

HAS_BRESP

タイプ: long


READ_ONLY: 0

1*_axi_bresp を有効にするかどうかを制御します。

0 の場合、 *_axi_bresp の値は 0 です。

HAS_RRESP

タイプ: long


WRITE_ONLY: 0

1*_axi_rresp を有効にするかどうかを制御します。

0 の場合、 *_axi_rresp の値は 0 です。

HAS_ACLKENタイプ: long

値の範囲: 0、 10

ACLKEN ポートを有効にするかどうかを制御します。

ユーザーパラメーターのみ。 0 の場合、 1 として扱われます。

HAS_USER_BITS_PER_BYTE

タイプ: long


AXI4LITE: 0

1

バイトごとの書き込み/読み出しユーザービットが 1 か 0 かを制御します。

1: 1 バイトごとのユーザービット (ruser/wuser のサイズはバイト単位)

0: 1 転送ごとのユーザービット (ruser/wuser のサイズは転送単位)

WUSER_BITS_PER_BYTE

タイプ: long

値の範囲: 0、 32

AXI4LITE: 0

READ_ONLY: 0

0

HAS_USER_BITS_PER_BYTE が 1 のとき、 WUSER の値は次の式で計算します。

WUSER_WIDTH = WUSER_BITS_PER_BYTE* (DATA_WIDTH/8)

RUSER_BITS_PER_BYTE

タイプ: long

値の範囲: 0、 32

AXI4LITE: 0

READ_ONLY: 0

0

HAS_USER_BITS_PER_BYTE が 1 のとき、 RUSER の値は次の式で計算します。

RUSER_WIDTH = RUSER_BITS_PER_BYTE* (DATA_WIDTH/8)

注記:1. SUPPORTS_NARROW は、 Vivado IP インテグレーターでは SUPPORTS_NARROW_BURST として扱われます。

表 2‐1: AXI VIP のユーザーパラメーター (続き)




AXI VIP v1.1 11



ポートの説明

表 2-2 に、 AXI VIP の独立したポートの説明を示します。

表 2-3 に、マスターまたはパススルーモード時の AXI VIP コアのインターフェイス信号を示します。READ_WRITE_MODE パラメーターが READ_ONLY の場合、 m_axi_aw*、 m_axi_w*、および m_axi_b* 信号はポートリストには表示されません。 READ_WRITE_MODE パラメーターが WRITE_ONLY の場合、 m_axi_ar* および m_axi_r* 信号はポートリストには表示されません。ポートの定義は AXI 仕様を参照してください。

表 2‐2: AXI VIP の独立したポートの説明

信号名 I/O 幅説明有効化

aclk I 1 インターフェイスクロック入力

aresetn I 1 インターフェイスリセット入力 (アクティブ Low) HAS_ARESETN == 1

aclken I 1 インターフェイスクロックイネーブル信号 (アクティブ High) HAS_ACLKEN == 1

表 2‐3: AXI マスターまたはパススルー VIP のポートの説明

信号名 I/O AXI4 AXI3AXI4‐LITE 幅説明有効化

m_axi_awid O x x ID_WIDTH 書き込みアドレスチャネルのトランザクション ID

ID_WIDTH > 0

m_axi_awaddr O x x xADDR_WIDTH

書き込みアドレスチャネルのトランザクションアドレス (12 ～ 64)

m_axi_awlen O x xAXI4: 8

AXI3: 4書き込みアドレスチャネルのトランザクションバースト長 (0 ～ 255)

m_axi_awsize O x x 3 書き込みアドレスチャネルの転送サイズコード (0 ～ 7)

SUPPORTS_NARROW(1) == 1

m_axi_awburst O x x 2 書き込みアドレスチャネルのバーストタイプコード (0 ～ 2)

HAS_BURST == 1

m_axi_awlock O x xAXI4: 2

AXI3: 1書き込みアドレスチャネルのアトミックアクセスタイプ (0 ～ 1)

HAS_LOCK == 1

m_axi_awcache O x x 4 書き込みアドレスチャネルのキャッシュ特性

HAS_CAHCE == 1

m_axi_awprot O x x x 3 書き込みアドレスチャネルの保護特性 HAS_PROT == 1

m_axi_awqos O x 4 書き込みアドレスチャネルのサービス品質 (QoS)

HAS_QOS == 1

m_axi_awregion O x 4 書き込みアドレスチャネルの領域インデックス

HAS_REGION == 1

m_axi_awuser O xAWUSER_

WIDTH書き込みアドレスチャネルのユーザー定義信号

AWUSER_WIDTH > 0

m_axi_awvalid O x x x 1 書き込みアドレスチャネルの Valid 信号

m_axi_awready I x x x 1 書き込みアドレスチャネルの Ready 信号

m_axi_arid O x x ID_WIDTH 読み出しアドレスチャネルのトランザクション ID

ID_WIDTH > 0



AXI VIP v1.1 12



m_axi_araddr O x x xADDR_WIDTH

読み出しアドレスチャネルのトランザクションアドレス (12 ～ 64)

m_axi_arlen O x xAXI4: 8

AXI3: 4読み出しアドレスチャネルのトランザクションバースト長 (0 ～ 255)

AXI4/AXI3 では常に ON

m_axi_arsize O x x 3 読み出しアドレスチャネルの転送サイズコード (0 ～ 7)


m_axi_arburst O x x 2 読み出しアドレスチャネルのバーストタイプコード (0 ～ 2)

HAS_BURST == 1

m_axi_arlock O x xAXI4: 2

AXI3: 1読み出しアドレスチャネルのアトミックアクセスタイプ (0 ～ 1)

HAS_LOCK == 1

m_axi_arcache O x x 4 読み出しアドレスチャネルのキャッシュ特性

HAS_CAHCE == 1

m_axi_arprot O x x x 3 読み出しアドレスチャネルの保護特性 HAS_PROT == 1

m_axi_arqos O x 4 読み出しアドレスチャネルのサービス品質 (QoS)

HAS_QOS == 1

m_axi_arregion O x 4 読み出しアドレスチャネルの領域インデックス

HAS_REGION == 1

m_axi_aruser O xARUSER_

WIDTH読み出しアドレスチャネルのユーザー定義信号

ARUSER_WIDTH > 0

m_axi_arvalid O x x x 1 読み出しアドレスチャネルの Valid 信号

m_axi_arready I x x x 1 読み出しアドレスチャネルの Ready 信号

m_axi_wid O x ID_WIDTH ID_WIDTH > 0

m_axi_wlast O x x 1 書き込みデータチャネルの終データビート

m_axi_wdata O x x xDATA_WIDTH 書き込みデータチャネルのデータ

m_axi_wstrb O x x xDATA_

WIDTH/8書き込みデータチャネルのバイトストローブ

HAS_WSTRB == 1

m_axi_wuser O x xWUSER_WIDTH

書き込みデータチャネルのユーザー定義信号

WUSER_WIDTH > 0

m_axi_wvalid O x x x 1 書き込みデータチャネルの Valid 信号

m_axi_wready I x x x 1 書き込みデータチャネルの Ready 信号

m_axi_rid O x ID_WIDTH 読み出しデータチャネルのトランザクション ID

ID_WIDTH > 0

m_axi_rlast O x 1 読み出しデータチャネルの終データビート

m_axi_rdata O x xDATA_WIDTH 読み出しデータチャネルのデータ

m_axi_rresp O x x 2 読み出しデータチャネルの応答コード (0 ～ 3)

HAS_RRESP == 1

表 2‐3: AXI マスターまたはパススルー VIP のポートの説明 (続き)




AXI VIP v1.1 13



表 2-4 に、 AXI VIP コアをスレーブまたはパススルーモードに設定した場合のインターフェイス信号を示します。

m_axi_ruser O xRUSER_WIDTH

読み出しデータチャネルのユーザー定義信号

RUSER_WIDTH > 0

m_axi_rvalid O x x 1 読み出しデータチャネルの Valid 信号

m_axi_rready I x x 1 読み出しデータチャネルの Ready 信号

m_axi_bid O x ID_WIDTH 書き込み応答チャネルのトランザクション ID

ID_WIDTH > 0

m_axi_bresp O x x 2 書き込み応答チャネルの応答コード(0 ～ 3)

HAS_BRESP > 0

m_axi_buser O xBUSER_WIDTH

書き込み応答チャネルのユーザー定義信号

BUSER_WIDTH > 0

m_axi_bvalid O x x 1 書き込み応答チャネルの Valid 信号

m_axi_bready I x x 1 書き込み応答チャネルの Ready 信号


表 2‐3: AXI マスターまたはパススルー VIP のポートの説明 (続き)


表 2‐4: AXI スレーブまたはパススルー VIP のポートの説明


s_axi_awid I x x ID_WIDTH 書き込みアドレスチャネルのトランザクション ID

ID_WIDTH > 0

s_axi_awaddr I x x xADDR_WIDTH

書き込みアドレスチャネルのトランザクションアドレス (12 ～ 64)

s_axi_awlen I x xAXI4: 8

AXI3: 4書き込みアドレスチャネルのトランザクションバースト長 (0 ～ 255)

s_axi_awsize I x x 3 書き込みアドレスチャネルの転送サイズコード (0 ～ 7)


s_axi_awburst I x x 2 書き込みアドレスチャネルのバーストタイプコード (0 ～ 2)

HAS_BURST == 1

s_axi_awlock I x xAXI4: 2

AXI3: 1書き込みアドレスチャネルのアトミックアクセスタイプ (0 ～ 1)

HAS_LOCK == 1

s_axi_awcache I x x 4 書き込みアドレスチャネルのキャッシュ特性

HAS_CAHCE == 1

s_axi_awprot I x x x 3 書き込みアドレスチャネルの保護特性 HAS_PROT == 1

s_axi_awqos I x 4 書き込みアドレスチャネルのサービス品質 (QoS)

HAS_QOS == 1

s_axi_awregion I x 4 書き込みアドレスチャネルの領域インデックス

HAS_REGION == 1

s_axi_awuser I xAWUSER_

WIDTH書き込みアドレスチャネルのユーザー定義信号

AWUSER_WIDTH > 0



AXI VIP v1.1 14



s_axi_awvalid O x x x 1 書き込みアドレスチャネルの Valid 信号

s_axi_awready I x x x 1 書き込みアドレスチャネルの Ready信号

s_axi_arid I x x ID_WIDTH 読み出しアドレスチャネルのトランザクション ID

ID_WIDTH > 0

s_axi_araddr I x x xADDR_WIDTH

読み出しアドレスチャネルのトランザクションアドレス (12 ～ 64)

s_axi_arlen I x xAXI4: 8

AXI3: 4読み出しアドレスチャネルのトランザクションバースト長 (0 ～ 255)

s_axi_arsize I x x 3 読み出しアドレスチャネルの転送サイズコード (0 ～ 7)


s_axi_arburst I x x 2 読み出しアドレスチャネルのバーストタイプコード (0 ～ 2)

HAS_BURST == 1

s_axi_arlock I x xAXI4: 2

AXI3: 1読み出しアドレスチャネルのアトミックアクセスタイプ (0 ～ 1)

HAS_LOCK == 1

s_axi_arcache I x x 4 読み出しアドレスチャネルのキャッシュ特性

HAS_CAHCE == 1

s_axi_arprot I x x x 3 読み出しアドレスチャネルの保護特性 HAS_PROT == 1

s_axi_arqos I x 4 読み出しアドレスチャネルのサービス品質 (QoS)

HAS_QOS == 1

s_axi_arregion I x 4 読み出しアドレスチャネルの領域インデックス

HAS_REGION == 1

s_axi_aruser I xARUSER_

WIDTH読み出しアドレスチャネルのユーザー定義信号

ARUSER_WIDTH > 0

s_axi_arvalid O x x x 1 読み出しアドレスチャネルの Valid信号

s_axi_arready I x x x 1 読み出しアドレスチャネルの Ready 信号

s_axi_wid I x ID_WIDTH

s_axi_wlast I x x 1 書き込みデータチャネルの終データビート

s_axi_wdata I x x xDATA_WIDTH 書き込みデータチャネルのデータ

s_axi_wstrb I x x xDATA_

WIDTH/8書き込みデータチャネルのバイトストローブ

HAS_WSTRB == 1

s_axi_wuser I x xWUSER_WIDTH

書き込みデータチャネルのユーザー定義信号

WUSER_WIDTH > 0

s_axi_wvalid O x x x 1 書き込みデータチャネルの Valid 信号

s_axi_wready I x x x 1 書き込みデータチャネルの Ready 信号

s_axi_rid I x x ID_WIDTH 読み出しデータチャネルのトランザクション ID

ID_WIDTH > 0

表 2‐4: AXI スレーブまたはパススルー VIP のポートの説明 (続き)




AXI VIP v1.1 15



s_axi_rlast I x x 1 読み出しデータチャネルの終データビート

s_axi_rdata I x x xDATA_WIDTH 読み出しデータチャネルのデータ

s_axi_rresp I x x x 2 読み出しデータチャネルの応答コード (0 ～ 3)

HAS_RRESP == 1

s_axi_ruser I x xRUSER_WIDTH

読み出しデータチャネルのユーザー定義信号

RUSER_WIDTH > 0

s_axi_rvalid O x x x 1 読み出しデータチャネルの Valid 信号

s_axi_rready I x x x 1 読み出しデータチャネルの Ready 信号

s_axi_bid I x x ID_WIDTH 書き込み応答チャネルのトランザクション ID

ID_WIDTH > 0

s_axi_bresp I x x x 2 書き込み応答チャネルの応答コード (0 ～ 3)

HAS_BRESP > 0

s_axi_buser I x xBUSER_WIDTH

書き込み応答チャネルのユーザー定義信号

BUSER_WIDTH > 0

s_axi_bvalid O x x x 1 書き込み応答チャネルの Valid 信号

s_axi_bready I x x x 1 書き込み応答チャネルの Ready 信号


表 2‐4: AXI スレーブまたはパススルー VIP のポートの説明 (続き)




AXI VIP v1.1 16



AXI プロトコルチェックと説明

表 2-5 に、 AXI プロトコルチェックとその説明を示します。これらは基本的に、『AXI Protocol Checker LogiCORE IP 製品ガイド』 (PG101) [参照 4] に記載されたアサーションと同じものです。

表 2‐5: AXI プロトコルチェックと説明

プロトコルチェック名サポートされる

プロトコル説明

AXI_ERRM_AWADDR_BOUNDARY AXI4/AXI3 書き込みバーストは 4KB 境界を越えることができません。

AXI_ERRM_AWADDR_WRAP_ALIGN AXI4/AXI3 バーストタイプが WRAP の書き込みトランザクションは、アドレスが境界に揃っている必要があります。

AXI_ERRM_AWBURST AXI4/AXI3 AWVALID が High のとき、 AWBURST の値を 2’b11 にはできません。

AXI_ERRM_AWLEN_LOCK AXI4/AXI3 排他アクセストランザクションの長さは 16 ビートを超えることができません。

AXI_ERRM_AWCACHE AXI4/AXI3 キャッシュ可能でない場合 (AWCACHE[1] == 1'b0)、AWCACHE = 2'b00 とする必要があります。

AXI_ERRM_AWLEN_FIXED AXI4/AXI3 バーストタイプが FIXED のトランザクションの長さは 16 ビートを超えることができません。

AXI_ERRM_AWLEN_WRAP AXI4/AXI3 バーストタイプが WRAP の書き込みトランザクションの長さは 2、 4、 8、または 16 とする必要があります。

AXI_ERRM_AWSIZE AXI4/AXI3 書き込み転送のサイズは、データインターフェイスの幅を超えることができません。

AXI_ERRM_AWVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、AWVALID は Low です。

AXI_ERRM_AWADDR_STABLE AXI4/AXI3/Liteハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWADDR は安定している必要があります。

AXI_ERRM_AWBURST_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWBURST は安定している必要があります。

AXI_ERRM_AWCACHE_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWCACHE は安定している必要があります。

AXI_ERRM_AWID_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWID は安定している必要があります。

AXI_ERRM_AWLEN_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、AWLEN は安定している必要があります。

AXI_ERRM_AWLOCK_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWLOCK は安定している必要があります。

AXI_ERRM_AWPROT_STABLE AXI4/AXI3/Liteハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWPROT は安定している必要があります。



AXI VIP v1.1 17



AXI_ERRM_AWSIZE_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWSIZE は安定している必要があります。

AXI_ERRM_AWQOS_STABLE AXI4/AXI3ハンドシェイクチェック : AWVALID がアサートされ、AWREADY が Low のとき、 AWQOS は安定している必要があります。

AXI_ERRM_AWREGION_STABLE AXI4ハンドシェイクチェック : ARVALID がアサートされ、AWREADY が Low のとき、 AWREGION は安定している必要があります。

AXI_ERRM_AWVALID_STABLE AXI4/AXI3/Liteハンドシェイクチェック : AWVALID をアサートした場合、AWREADY が High になるまでアサートしたままにする必要があります。

AXI_RECS_AWREADY_MAX_WAIT AXI4/AXI3/Lite AWVALID がアサートされてから MAXWAITS サイクルの間、AWREADY をアサートすることを推奨します。

AXI_ERRM_WDATA_NUM AXI4/AXI3

書き込みデータアイテムの数は、対応するアドレスの AWLEN に一致する必要があります。これは、次のいずれかが発生するとトリガーされます。

• 書き込みデータが到着した時点で WLAST がセットされており、 WDATA カウントが AWLEN と等しくない

• 書き込みデータが到着した時点で WLAST がセットされておらず、 WDATA カウントが AWLEN と等しい

• ADDR が到着した時点で WLAST が既に受信されており、WDATA カウントが AWLEN と等しくない

AXI_ERRM_WSTRB AXI4/AXI3/Lite書き込みストローブは、開始アドレス、転送サイズ、およびビート数で定義された適切なバイトレーンに対してのみアサートする必要があります。

AXI_ERRM_WVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、WVALID は Low です。

AXI_ERRM_WDATA_STABLE AXI4/AXI3/Lite ハンドシェイクチェック : WVALID がアサートされ、WREADY が Low のとき、 WDATA は安定している必要があります。

AXI_ERRM_WLAST_STABLE AXI4/AXI3 ハンドシェイクチェック : WVALID がアサートされ、WREADY が Low のとき、 WLAST は安定している必要があります。

AXI_ERRM_WSTRB_STABLE AXI4/AXI3/Lite ハンドシェイクチェック : WVALID がアサートされ、WREADY が Low のとき、 WSTRB は安定している必要があります。

AXI_ERRM_WVALID_STABLE AXI4/AXI3/Liteハンドシェイクチェック : WVALID をアサートした場合、WREADY が High になるまでアサートしたままにする必要があります。

AXI_RECS_WREADY_MAX_WAIT AXI4/AXI3/Lite WVALID がアサートされてから MAXWAITS サイクルの間、WREADY をアサートすることを推奨します。

AXI_ERRS_BRESP_WLAST AXI4/AXI3 後の書き込みデータのハンドシェイクが完了するまで、スレーブは BVALID を High に移行できません。

AXI_ERRS_BRESP_EXOKAY AXI4/AXI3 EXOKAY 書き込み応答は、排他書き込みアクセスに対してのみ返すことができます。

AXI_ERRS_BVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、BVALID は Low です。

表 2‐5: AXI プロトコルチェックと説明 (続き)





AXI VIP v1.1 18



AXI_ERRS_BRESP_AW AXI4/AXI3/Lite 書き込みアドレスのハンドシェイクが完了するまで、スレーブは BVALID を High に移行できません。

AXI_ERRS_BID_STABLE AXI4/AXI3 ハンドシェイクチェック : BVALID がアサートされ、 BREADY が Low のとき、 BID は安定している必要があります。

AXI_ERRS_BRESP_STABLE AXI4/AXI3/Lite ハンドシェイクチェック : BVALID がアサートされ、 BREADY が Low のとき、 BRESP は安定している必要があります。

AXI_ERRS_BVALID_STABLE AXI4/AXI3/Liteハンドシェイクチェック : BVALID をアサートした場合、BREADY が High になるまでアサートしたままにする必要があります。

AXI_RECM_BREADY_MAX_WAIT AXI4/AXI3/Lite BVALID がアサートされてから MAXWAITS サイクルの間、BREADY をアサートすることを推奨します。

AXI_ERRM_ARADDR_BOUNDARY AXI4/AXI3 読み出しバーストは 4KB 境界を越えることができません。

AXI_ERRM_ARADDR_WRAP_ALIGN AXI4/AXI3 バーストタイプが WRAP の読み出しトランザクションは、アドレスが境界に揃っている必要があります。

AXI_ERRM_ARBURST AXI4/AXI3 ARVALID が High のとき、 ARBURST の値を 2’b11 にはできません。

AXI_ERRM_ARLEN_LOCK AXI4/AXI3 排他アクセストランザクションの長さは 16 ビートを超えることができません。

AXI_ERRM_ARCACHE AXI4/AXI3 ARVALID が High の場合、 ARCACHE[1] が Low なら ARCACHE[3:2] も Low にする必要があります。

AXI_ERRM_ARLEN_FIXED AXI4/AXI3 バーストタイプが FIXED のトランザクションの長さは 16 ビートを超えることができません。

AXI_ERRM_ARLEN_WRAP AXI4/AXI3 バーストタイプが WRAP の読み出しトランザクションの長さは 2、 4、 8、または 16 とする必要があります。

AXI_ERRM_ARSIZE AXI4/AXI3 読み出し転送のサイズは、データインターフェイスの幅を超えることができません。

AXI_ERRM_ARVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、ARVALID は Low です。

AXI_ERRM_ARADDR_STABLE AXI4/AXI3/Lite ARVALID がアサートされ、 ARREADY が Low のとき、ARADDR は安定している必要があります。

AXI_ERRM_ARBURST_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、ARBURST は安定している必要があります。

AXI_ERRM_ARCACHE_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、ARCACHE は安定している必要があります。

AXI_ERRM_ARID_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、 ARID は安定している必要があります。

AXI_ERRM_ARLEN_STABLE AXI4/AXI3 ARVALID がアサートされ、ARREADY が Low のとき、ARLEN は安定している必要があります。

AXI_ERRM_ARLOCK_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、ARLOCK は安定している必要があります。

AXI_ERRM_ARPROT_STABLE AXI4/AXI3/Lite ARVALID がアサートされ、 ARREADY が Low のとき、ARPROT は安定している必要があります。






AXI VIP v1.1 19



AXI_ERRM_ARSIZE_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、ARSIZE は安定している必要があります。

AXI_ERRM_ARQOS_STABLE AXI4/AXI3 ARVALID がアサートされ、ARREADY が Low のとき、ARQOS は安定している必要があります。

AXI_ERRM_ARREGION_STABLE AXI4 ARVALID がアサートされ、 ARREADY が Low のとき、ARREGION は安定している必要があります。

AXI_ERRM_ARVALID_STABLE AXI4/AXI3/Lite ARVALID をアサートした場合、 ARREADY が High になるまでアサートしたままにする必要があります。

AXI_RECS_ARREADY_MAX_WAIT AXI4/AXI3/Lite ARVALID がアサートされてから MAXWAITS サイクルの間、ARREADY をアサートすることを推奨します。

AXI_ERRS_RDATA_NUM AXI4/AXI3 読み出しデータアイテムの数は、対応する ARLEN に一致する必要があります。

AXI_ERRS_RID AXI4/AXI3

読み出しデータは、関係するアドレスに常に続く必要があります。したがって、スレーブは未処理の読み出しトランザクションに一致する ID の読み出しデータしか与えることができません。

AXI_ERRS_RRESP_EXOKAY AXI4/AXI3 EXOKAY 読み出し応答は、排他読み出しアクセスに対してのみ返すことができます。

AXI_ERRS_RVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、RVALID は Low です。

AXI_ERRS_RDATA_STABLE AXI4/AXI3/Lite RVALID がアサートされ、 RREADY が Low のとき、 RDATA は安定している必要があります。

AXI_ERRS_RID_STABLE AXI4/AXI3 RVALID がアサートされ、 RREADY が Low のとき、 RID は安定している必要があります。

AXI_ERRS_RLAST_STABLE AXI4/AXI3 RVALID がアサートされ、 RREADY が Low のとき、 RLAST は安定している必要があります。

AXI_ERRS_RRESP_STABLE AXI4/AXI3/Lite RVALID がアサートされ、 RREADY が Low のとき、 RRESP は安定している必要があります。

AXI_ERRS_RVALID_STABLE AXI4/AXI3/Lite RVALID をアサートした場合、 RREADY が High になるまでアサートしたままにする必要があります。

AXI_RECM_RREADY_MAX_WAIT AXI4/AXI3/Lite RVALID がアサートされてから MAXWAITS サイクルの間、RREADY をアサートすることを推奨します。

AXI_ERRM_EXCL_ALIGN AXI4/AXI3 排他アクセスのアドレスはトランザクションに含まれるバイト総数に揃っている必要があります。

AXI_ERRM_EXCL_LEN AXI4/AXI3 排他アクセスバーストで転送されるバイト数は 2 のべき乗、すなわち 1、 2、 4、 8、 16、 32、 64、または 128 バイトです。

AXI_RECM_EXCL_MATCH AXI4/AXI3排他書き込みのアドレス、サイズ、および長さは、同じ ID を持つ直前の排他読み出しのアドレス、サイズ、および長さに揃えることを推奨します。

AXI_ERRM_EXCL_MAX AXI4/AXI3 排他バーストで転送される大バイト数は 128 です。

AXI_RECM_EXCL_PAIR AXI4/AXI3 すべての排他書き込みの前には、同じ ID を持つ未処理の排他読み出しが存在することを推奨します。






AXI VIP v1.1 20



AXI_ERRM_AWUSER_STABLE AXI4/AXI3 AWVALID がアサートされ、 AWREADY が Low のとき、AWUSER は安定している必要があります。

AXI_ERRM_WUSER_STABLE AXI4/AXI3 WVALID がアサートされ、 WREADY が Low のとき、 WUSER は安定している必要があります。

AXI_ERRS_BUSER_STABLE AXI4/AXI3 BVALID がアサートされ、 BREADY が Low のとき、 BUSER は安定している必要があります。

AXI_ERRM_ARUSER_STABLE AXI4/AXI3 ARVALID がアサートされ、 ARREADY が Low のとき、ARUSER は安定している必要があります。

AXI_ERRS_RUSER_STABLE AXI4/AXI3 RVALID がアサートされ、 RREADY が Low のとき、 RUSER は安定している必要があります。

AXI_AUXM_RCAM_OVERFLOW AXI4/AXI3/Lite 読み出し CAM オーバーフロー。 MAXRBURSTS パラメーターを大きくする必要があります。

AXI_AUXM_RCAM_UNDERFLOW AXI4/AXI3/Lite 読み出し CAM アンダーフロー

AXI_AUXM_WCAM_OVERFLOW AXI4/AXI3/Lite 書き込み CAM オーバーフロー。 MAXWBURSTS パラメーターを大きくする必要があります。

AXI_AUXM_WCAM_UNDERFLOW AXI4/AXI3/Lite 書き込み CAM アンダーフロー

AXI_AUXM_EXCL_OVERFLOW AXI4/AXI3 排他アクセスモニターオーバーフロー。 EXMON_WIDTH パラメーターを大きくする必要があります。

AXI4LITE_ERRS_BRESP_EXOKAY Lite スレーブが AXI4-Lite インターフェイスに EXOKAY 応答を送信することはできません。

AXI4LITE_ERRS_RRESP_EXOKAY Lite スレーブが AXI4-Lite インターフェイスに EXOKAY 応答を送信することはできません。

AXI4LITE_AUXM_DATA_WIDTH Lite DATA_WIDTH パラメーターは 32 または 64 です。






AXI VIP v1.1 21



ザイリンクス固有のコンフィギュレーションチェックと説明

表 2-6 に、ザイリンクス固有のコンフィギュレーションチェックとその説明を示します。

表 2‐6:ザイリンクス固有のコンフィギュレーションチェックと説明



XILINX_AW_SUPPORTS_NARROW_BURST AXI4/AXI3狭い転送をサポートしない接続の場合、 AW マスターは AWLEN > 0 かつ AWSIZE が定義したインターフェイス DATA_WIDTH よりも小さい転送を発行できません。

XILINX_AR_SUPPORTS_NARROW_BURST AXI4/AXI3狭い転送をサポートしない接続の場合、 AR マスターは ARLEN > 0 かつ ARSIZE が定義したインターフェイス DATA_WIDTH よりも小さい転送を発行できません。

XILINX_AW_SUPPORTS_NARROW_CACHE AXI4/AXI3狭い転送をサポートしない接続の場合、 AW マスターは AWLEN > 0 かつ AWCACHE 変更可能ビットがアサートされていない転送を発行できません。

XILINX_AR_SUPPORTS_NARROW_CACHE AXI4/AXI3狭い転送をサポートしない接続の場合、 AR マスターは ARLEN > 0 かつ ARCACHE 変更可能ビットがアサートされていない転送を発行できません。

XILINX_AW_MAX_BURST AXI4/AXI3 AW マスターは、大バースト長の設定値より大きい AWLEN を発行できません。

XILINX_AR_MAX_BURST AXI4/AXI3 AR マスターは、大バースト長の設定値より大きい ARLEN を発行できません。

XILINX_AWVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、AWREADY は Low です。

XILINX_WVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、WREADY は Low です。

XILINX_BVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、BREADY は Low です。

XILINX_ARVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、ARREADY は Low です。

XILINX_RVALID_RESET AXI4/AXI3/Lite ARESETn が High に移行した後の初のサイクルでは、RREADY は Low です。

ARESET_XCHECK AXI4/AXI3/Lite AREST_N は、 1 クロックサイクル後に X/Z になることはできません。

XILINX_AXI_ERRM_RESET_PULSE_WIDTH AXI4/AXI3/Lite

ARESETN は、Low に移行した後少なくとも 16 クロックサイクルの間、 Low のままにする必要があります。詳細は、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 3] を参照してください。



AXI VIP v1.1 22


第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

AXI VIP コアは、 AXI マスター VIP の場合は図 3-1、 AXI スレーブ VIP の場合は図 3-2、 AXI パススルー VIP の場合は図 3-3 に示すようにシステムに挿入する必要があります。


図 3‐1: AXI マスター VIP のトポロジ例

AXI Master VIP AXI Slave System

AW/W/B

AR/R

X18495-121316



AXI VIP v1.1 23


第 3 章: コアを使用するデザイン

クロッキング

このセクションは、この IP コアには適用されません。

リセット

AXI VIP には、 1 つのアクティブ Low リセット (aresetn) が必要です。このリセットは aclk に同期します。このリセットは、 HAS_ARESETN に基づくオプションです。


図 3‐2: AXI スレーブ VIP のトポロジ例

AXI Slave VIP AXI Master System

AW/W/B

AR/R

X18496-121316


図 3‐3: AXI パススルー VIP のトポロジ例

AXI Master System AXI Slave System

AW/W/B

AR/RAXI Pass-Through

VIP

AW/W/B

AR/R

X18497-121316



AXI VIP v1.1 24


第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 8]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7] を参照してください。

注記: この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。



AXI VIP v1.1 25


第 4 章:デザインフローの手順

図 4-1 に、 AXI VIP Vivado IDE の [Basic Settings] タブの設定画面を示します。

ランタイムパラメーターの説明は、表 2-1 を参照してください。

• [Component Name]: このコアに対して生成される出力ファイルのベース名です。初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。

• [INTERFACE MODE] – プロトコルのモードをマスター、スレーブ、パススルーのいずれかに設定します。

• [PROTOCOL] – AXI プロトコルを選択します。

• [READ_WRITE MODE] – AXI 読み出しまたは書き込みモードを有効にします。

• [ADDRESS WIDTH] – アドレス幅を選択します。デフォルト値は 32 です。

• [DATA WIDTH] – データ幅を選択します。デフォルト値は 32 です。

• [ID WIDTH] – ID 幅を選択します。デフォルト値は 0 です。

• [User signal widths] – 各ユーザー信号の幅を選択します。デフォルト値は 0 です。


図 4‐1: AXI VIP IP のカスタマイズ画面 – [Basic Settings] タブ



AXI VIP v1.1 26



図 4-2 に、 AXI VIP Vivado IDE の [Advanced Settings] タブの設定画面を示します。ユーザーパラメーターの詳細は、表 2-1 を参照してください。

ユーザーパラメーター

Vivado IDE のフィールドとユーザーパラメーターの対応関係は、表 2-1 を参照してください。ユーザーパラメーターは Tcl コンソールで使用します。

出力の生成

詳細は『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] を参照してください。

AXI VIP の出力ファイルは <project_name>/<project_name>.srcs/sources_1/ip/<component_name> ディレクトリに置かれ、このディレクトリを <ip_source_dir> と呼びます。以降のセクションでは、関連するファイルまたはディレクトリについて説明します。


図 4‐2: AXI VIP IP のカスタマイズ画面 – [Advanced Settings] タブ



AXI VIP v1.1 27



Vivado デザインツールのプロジェクトファイル

Vivado デザインツールのプロジェクトファイルは、 <ip_source_dir> のルートに格納されます。

IP ソース

IP ソースは、 <ip_source_dir> のサブディレクトリに格納されます。

Vivado IP インテグレーター内の AXI VIP

このセクションでは、 AXI VIP をデザインおよびテストベンチ環境で使用する方法について説明します。図 4-3 に、AXI VIP を使用したデザイン例を示します。

AXI VIP は SystemVerilog クラスライブラリで、ほとんどのシミュレータでサポートされます。 AXI VIP は、コアデザインに関して Universal Verification Methodology (UVM) と同様の命名規則と構造を使用します。AXI VIP は、制約付きランダム検証やトランザクションレベルモデリング (TLM) などの高度な検証手法を使用します。これは SystemVerilog でコーディングされます。 AXI VIP は 2 つの部分で構成されます。 1 つは従来の IP (静的/物理的世界のモジュール) 同様にインスタンシエートされ、もう 1 つは検証環境の動的な世界で使用されます。 AXI VIP は、仮想インターフェイスを使用して静的な世界を動的な世界に接続する IP です。仮想インターフェイスは、動的な世界のオブジェクトと静的な世界のモジュールおよびインターフェイスをつなぐ唯一のメカニズムです。

表 4‐1: Vivado デザインツールのプロジェクトファイル

名称説明

<component_name>.xciVivado ツールの IP コンフィギュレーションオプションファイル。このファイルは、 Vivado ツールの任意のデザインにインポートでき、その他すべての IP ソースファイルの生成に使用できます。

<component_name>.{veo|vho} AXI VIP インスタンシエーションテンプレート。

表 4‐2: IP ソース

名称説明

hdl/*.sv AXI VIP ソースファイル。

synth/<component_name>.sv AXI VIP によって生成された合成用上位ファイル。オプションで合成ターゲットを選択した場合のみ生成されます。

sim/<component_name>.sv AXI VIP によって生成されたシミュレーション用上位ファイル。オプションでシミュレーションターゲットを選択した場合のみ生成されます。


図 4‐3: AXI VIP を使用したデザイン

AXI Master VIP

AXI Pass-Through VIP

AXI System

AXI Slave VIP

AXI Slave IP AXI Pass-Through VIPAXI Master IP

X18577-121316



AXI VIP v1.1 28



AXI マスター VIP

図 4-4 に、 AXI マスター VIP とそのテストベンチを示します。テストベンチは次の 3 つの部分で構成されます。

• ユーザー環境

• マスターエージェント

• AXI マスター VIP

ユーザー環境とマスターエージェントは動的な世界にあり、 AXI マスター VIP は静的な世界にあります。ユーザー環境はマスターエージェントと通信し、マスターエージェントは仮想インターフェイスを介して AXI VIP インターフェイスと通信します。マスターエージェントには次の 4 つのクラスメンバーがあります。

• マスター書き込みドライバー

• マスター読み出しドライバー

• モニター

• 仮想インターフェイス

マスターエージェントの詳細は、付録 D 「AXI VIP エージェントとフローメソドロジ」を参照してください。


図 4‐4: AXI VIP マスターのテストベンチ

Test Bench

AXI System

Interface

Master Agent

Master Write Driver

Master Read Driver

Monitor

Virtual Interface

User Environment

Dynamic World

Static World

AXI Master VIP

X18578-121316



AXI VIP v1.1 29



図 4-5 に、書き込みトランザクションを作成して AXI VIP インターフェイスに送信する方法を示します。まず、ユーザー環境がトランザクションタイプの変数を宣言した後、マスター書き込みドライバーに対して新規トランザクションへのハンドルを要求します。 create_transaction の間、マスター書き込みドライバーは AXI VIP の物理的な設定に基づいてトランザクションに対するプロパティを設定します。

ユーザー環境は、このハンドルを使用してアクセスメソッドを使用した書き込みまたはランダム化により、トランザクションのメンバーをセットアップします。トランザクションの設定が完了したら、マスター書き込みドライバーにトランザクションが返され、マスター書き込みドライバーが仮想インターフェイスを介して AXI VIP にトランザクションを送信します。これで、 AXI VIP のインターフェイスピンが動作を開始します。読み出しトランザクションのフローも同様の手順に従いますが、トランザクションに対するハンドルのソースとしてマスター読み出しドライバーを使用する点のみ異なります。

AXI スレーブ VIP

図 4-6 に、 AXI スレーブ VIP とそのテストベンチを示します。テストベンチは次の 3 つの部分で構成されます。


• スレーブエージェント (メモリモデルなし )


ユーザー環境とスレーブエージェントは動的な世界にあり、 AXI スレーブ VIP は静的な世界にあります。ユーザー環境はスレーブエージェントと通信し、スレーブエージェントは仮想インターフェイスを介して AXI VIP インターフェイスと通信します。メモリモデルなしのスレーブエージェントには次の 4 つのクラスメンバーがあります。

• スレーブ書き込みドライバー

• スレーブ読み出しドライバー

• モニター


スレーブエージェントの詳細は、付録 D 「AXI VIP エージェントとフローメソドロジ」を参照してください。


図 4‐5:書き込みトランザクションフロー

Master Agent

Wiggling Pins of Interface

User Environment

Declare Write Transaction

Fill In/Randomize Transaction

Master Write Driver

create_transaction

send

X18579-121316



AXI VIP v1.1 30



図 4-7 に、書き込み応答トランザクションを作成して AXI VIP インターフェイスに送信する方法を示します。まず、ユーザー環境がトランザクションタイプの変数を宣言します。ユーザー環境は、この変数を使用してトランザクションを管理します。次に、ユーザー環境は get_wr_reactive を呼び出します。これは、書き込みトランザクションがスレーブ書き込みドライバーによって受信されるまでブロックします。

スレーブ書き込みドライバーは、書き込みコマンドを受信するまで待ってからトランザクションへのハンドルを返します。ユーザー環境は、ランダム化またはトランザクションクラスのメンバー関数を使用してトランザクションの応答部分に書き込みます。次に、スレーブ書き込みドライバーは仮想インターフェイスを介して AXI VIP インターフェイスにトランザクションを送信します。これで、 AXI VIP インターフェイスに関連するピンが動作を開始します。読み出し応答トランザクションのフローも同様の手順に従います。


図 4‐6: AXI VIP スレーブのテストベンチ

Test Bench

AXI System

Interface

Slave Agent

Slave Write Driver

Slave Read Driver

Monitor

Virtual Interface

User Environment

Dynamic World

Static World

AXI Slave VIP

X18580-121316



AXI VIP v1.1 31



シンプルな SRAM メモリモデル

AXI スレーブ VIP にはシンプルなメモリモデルがあります (図 4-8 参照)。このメモリモデルは、 SystemVerilog の連想配列です。書き込みトランザクションはメモリモデルに書き込むことができ、読み出しトランザクションはメモリからデータを読み出すことができます。これらを、バックドアアクセス API と区別してフロントドアアクセスとも呼びます。これら 2 つの機能は、 AXI スレーブ VIP およびランタイムスレーブモードの AXI パススルー VIP に実装されています。これと同時に、このメモリモデルにはメモリに直接アクセスするためのバックドア API として backdoor_memory_write と backdoor_memory_read も用意されています。 backdoor_memory_write はデータをメモリに書き込み、 backdoor_memory_read はデータをメモリから読み出します。メモリモデル API の使用法は、ザイリンクス AXI API の資料 [参照 12] を参照してください。

重要: このメモリは readmemh などのビルトインシステムタスクをサポートしていません。backdoor_memory_write を使用してすべてのファイル情報をメモリに書き込むことができます。リセットはメモリの内容に影響しません。


図 4‐7:書き込みトランザクションフロー

Slave Agent

Wiggling Pins of Interface

User Environment

Declare Write Reactive

Transaction

Fill In/Randomize Transaction

Slave Write Driver

get_wr_reactive

send

X18581-121316


図 4‐8: メモリモデル

0

Transaction Write

Transaction Read

DATA_WIDTH

2(ADDR_WIDTH – log2(DATA_WIDTH/8)) - 1

backdoor_memory_write

backdoor_memory_read

X18984-041117



AXI VIP v1.1 32



AXI スレーブシンプルメモリ VIP

AXI スレーブシンプルメモリ VIP は、図 4-6 に示した AXI スレーブ VIP とほとんど同じです。AXI スレーブシンプルメモリ VIP にはシンプルメモリモデルがある点のみが異なります。ユーザー環境は、読み出し /書き込みリアクティブトランザクションに書き込む必要がありません。このテストベンチは、次の 3 つの部分で構成されます。


• スレーブエージェント (メモリモデルあり )


ユーザー環境とスレーブエージェントは動的な世界にあり、 AXI スレーブ VIP は静的な世界にあります。ユーザー環境はスレーブエージェントと通信し、スレーブエージェントは仮想インターフェイスを介して AXI VIP インターフェイスと通信します。メモリモデルありのスレーブエージェントには次の 5 つのクラスメンバーがあります。

• スレーブ書き込みドライバー

• スレーブ読み出しドライバー

• モニター


• メモリモデル

メモリモデルありのスレーブエージェントの詳細は、付録 D 「AXI VIP エージェントとフローメソドロジ」を参照してください。

AXI スレーブ VIP とは異なり、AXI スレーブシンプルメモリ VIP ではユーザー環境は書き込み/読み出しリアクティブトランザクションを作成および書き込む必要がありません。これらはすべてスレーブメモリエージェントで実行されます。使用方法は、「複数のシミュレーションセット」を参照してください。

複数の AXI VIP

図 4-9 に、 1 つのデザインに複数の AXI VIP を使用したテストベンチを示します。 1 つの AXI VIP を使用した場合と同様に、動的な世界と静的な世界が仮想インターフェイスを介して接続されます。


図 4‐9:複数の AXI VIP のテストベンチ

Test Bench

AXI System

AXI Slave VIP

Inte

rface

Pass-Through Agent

User Stimulus

Dynamic World

Static World

User Stimulus User Stimulus User Stimulus

DUT

AXI Master VIP

AXI Pass-Through VIP

AXI Pass-Through VIPAXI Master IP AXI Slave IP In

terfa

ce

Slave AgentMaster AgentPass-Through Agent

X18582-121316



AXI VIP v1.1 33



IP インテグレーターでの AXI VIP 階層パスの確認

先に説明したように、ユーザー環境では AXI VIP のエージェントを宣言する必要があります。また、ユーザー環境でエージェントを作成する際に仮想インターフェイスとして設定した場合、 AXI VIP インターフェイスをエージェントに渡す必要があります。次に、 IP インテグレーターで AXI VIP の階層パスを見つける方法を示します。

1. bd デザインを右クリックして、 [Generate Output Products] をクリックします (図 4-10)。

2. [General Output Products] が表示されたら、 bd デザインをもう一度右クリックして、 [Create HDL Wrapper] をクリックします。


図 4‐10: [Generate Output Products]



AXI VIP v1.1 34



3. 図 4-11 に、ラッパー生成後の完成したインスタンス階層を示します。

4. 生成したラッパーを、テストベンチで DUT モジュールとして使用します。これら 3 つの AXI VIP の階層パスは、 DUT.design_1.axi_vip_0.inst、 DUT.design_1.axi_vip_1.inst、および DUT.design_1.axi_vip_2.inst です。

5. 階層内の VIP インスタンスは、すべての IP の接続と検証チェックが完了してから確認することを推奨します。[Simulation Settings] をクリックしてシミュレーションツールをセットアップし、 [Run Simulation] をクリックします。図 4-12 に、 Mentor Graphics 社の Questa Advanced Simulator の結果を示します。階層を確認したら、SystemVerilog テストベンチでこの階層を使用して VIP API を駆動します。


図 4‐11:完成したデザイン階層



AXI VIP v1.1 35



IP インテグレーターで AXI VIP をインスタンシエートし、階層パスを確認したら、次の手順としてテストベンチで AXI VIP を使用します。第 5 章「サンプルデザイン」を参照してください。

コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約


デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置



図 4‐12: IP インテグレーターのデザイン階層内の VIP インスタンス



AXI VIP v1.1 36



バンク設定


トランシーバーの配置


I/O 規格と配置


シミュレーション

Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 8] を参照してください。

重要: 7 シリーズまたは Zynq-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされません。ザイリンクスの IP は UNISIM ライブラリでのみテストと認定が行われています。

合成およびインプリメンテーション

AXI VIP コアは、ワイヤとして合成されるように設定された検証用 IP です。 AXI VIP に含まれる axi_protocol_checker はシミュレーション専用で、合成はされません。 AXI VIP にはインプリメンテーションはありません。



AXI VIP v1.1 37


第 5章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

重要: この IP のサンプルデザインは、 IP のコンフィギュレーションに合わせてカスタマイズされています。このサンプルデザインは、 AXI VIP の使用方法を示すことを目的としています。 AXI VIP は、 VHDL 階層に含めた場合、プロトコルチェッカーとしてのみ動作します。 2 つの異なるリビジョン/バージョンの axi_vip パッケージをインポートしないでください。エラボレーションエラーが発生します。すべての AXI VIP およびその親は、常に新バージョンにアップグレードする必要があります。

概要

図 5-1 に、 AXI VIP のサンプルデザインを示します。

このセクションでは、 AXI VIP コアの機能を示すために使用するサンプルテストについて説明します。サンプルテストは SystemVerilog で提供されます。

コアのサンプルデザインを開くと、サンプルファイルがテストベンチの標準パスで提供され、 bd デザインはインポートディレクトリの下に置かれます。これらのパッケージは、ディレクトリ example.srcs/sources_1/bd/ex_sim/ipshared の下に置かれます。

サンプルデザインは、次の 3 つのコンポーネントで構成されています。

• マスターモードの AXI VIP

• パススルーモードの AXI VIP

• スレーブモードの AXI VIP

AXI マスター VIP は書き込み/読み出しトランザクションを作成し、 AXI パススルー VIP へ送信します。 AXI パススルー VIP は AXI マスター VIP からトランザクションを受信し、 AXI スレーブ VIP へ送信します。 AXI スレーブ VIP は、 AXI パススルー VIP からトランザクションを受信すると、書き込み/読み出し応答を生成して AXI パススルー VIP に返し、後に AXI マスター VIP に返されます。


図 5‐1: AXI VIP のサンプルデザイン



AXI VIP v1.1 38


第 5 章:サンプルデザイン

AXI VIP (マスター、パススルー、およびスレーブ) のモニターは常に有効で、各インターフェイスからすべての情報を収集します。これらのモニターはインターフェイスの情報をトランザクションレベルに変換し、スコアボードに送信します。テストベンチには 2 つのスコアボードが内蔵されています。 1 つは AXI パススルー VIP を基準にして AXI マスター VIP のセルフチェックを実行し、もう 1 つはパススルー VIP を基準にして AXI スレーブ VIP のセルフチェックを実行します。

AXI VIP コアは完全には自律動作しません。 API を使用してテストを作成した場合、ユーザー環境からトランザクションをセットアップする方法はいくつかあります。 AXI プロトコルに誤って違反する可能性があります。トランザクションクラスのメンバー関数はプロトコルおよびコンフィギュレーションの簡単なチェックを実行します。ジェネリックトランザクションを生成する際は、トランザクションランダム化と制約を使用することを推奨します。また、ランダム化によって生成したトランザクションをさらに変更することも可能です。

AXI VIP をパススルーモードに設定した場合は、パッシブモニターとして使用することも、インターフェイスを制御することもできます。 AXI VIP は、ダウンストリームのスレーブを駆動するマスターと、マスターに対して応答するスレーブに切り替えることができます。このプロセスはシミュレーション中にいつでも実行でき、ユーザー設定によってパススルーモードに戻ることができます。

ランタイムマスターモードに切り替えた場合の動作は、 AXI マスター VIP の場合とまったく同じです。ランタイムスレーブモードに切り替えた場合の動作は、 AXI スレーブ VIP の場合とまったく同じです。

重要: モードの切り替えは、すべてのトランザクションが完了した後に実行してください。トランザクションの完了を待つ方法は、サンプルデザインの例を参照してください。



AXI VIP v1.1 39


第 6章

テストベンチこの章では、 Vivado® Design Suite で提供されているサンプルデザイン用のテストベンチについて説明します。

Vivado IP カタログからサンプルデザインを開きます。サンプルデザインを Vivado IP カタログまたは Vivado IP インテグレーターから開くには、次の手順を実行します。

1. 新規プロジェクトを開き、 [IP Catalog] をクリックします。

2. [AXI Verification IP] を検索します。 IP をダブルクリックし、カスタマイズして IP を生成します。

3. IP を右クリックし、 [Open IP Example Design] をクリックします。 IP インテグレーターデザインのコンポーネントとして既に AXI VIP を使用している場合は、 AXI VIP を右クリックして [Open IP Example Design] をクリックします。

どちらの場合も、サンプルデザインを含む新規プロジェクトが作成されます。このサンプルデザインは、図 5-1 に示したようにマスター、パススルー、およびスレーブ VIP が互いに直接接続されています。サンプルデザインの設定は、元の VIP の設定と同じです。

複数のシミュレーションセット

Vivado Design Suite には、ユーザー設定に基づいて 1 つのデザインに複数のシミュレーションセットを含める機能があります (AR: 64111)。特に、 1 つのデザインに対して複数のテストベンチを作成できます。たとえば、エラボレート済みデザインのビヘイビアーシミュレーションで使用するスティミュラスを提供するテストベンチと、インプリメント済みデザインのタイミングシミュレーションで使用するスティミュラスを提供するテストベンチを用意することが可能です。

AXI VIP 2017.1 リリースのサンプルデザインには、表 6-1 に示すシミュレーションセットが用意されています。sim_all_config は、すべての機能を備えたシミュレーションセットです。機能の一覧は、「AXI VIP のサンプルテストベンチとテスト」を参照してください。ここには、 AXI VIP を複雑な方法で使用したいくつかの例も示しています。

ユーザーの便宜を図るため、このサンプルデザインには上記のシミュレーションセット以外にシンプルなコードを使用したシミュレーションセットが 10 種類用意されています。これら 10 個のシミュレーションセットの命名規則は次のとおりです。

sim_<basic または adv>_mst_<mode>__pt_<mode>__slv_<mode>

ただし、 mode = active、 mem、 passive、または combo

たとえば、 sim_basic_mst_passive__pt_mst__slv_comb は AXI マスター VIP がパッシブモードの場合の AXI VIP の基本機能を実行するシミュレーションセットであることを表しています。 AXI パススルー VIP はランタイムマスターモードで、メモリモデルなしの AXI スレーブ VIP と通信します。

10 種類のシミュレーションセットの各テストベンチには、 generic_tb.sv、マスタースティミュラス、およびスレーブスティミュラスの 3 つのファイルがそれぞれ含まれます。

• generic_tb は、スレーブ側 (AXI スレーブ VIP またはランタイムスレーブモードの AXI パススルー VIP) を基準にして、マスター側 (AXI マスター VIP またはランタイムマスターモードの AXI パススルー VIP) に対するシンプルなセルフチェックを実行します。


https://japan.xilinx.com/support/answers/64111.html


AXI VIP v1.1 40


第 6 章: テストベンチ

• マスタースティミュラスは、 AXI マスター VIP またはランタイムマスターモードの AXI パススルー VIP によって生成されます。

• スレーブスティミュラスは、 AXI スレーブ VIP またはランタイムスレーブモードの AXI パススルー VIP (メモリモデルあり、またはなし ) によって生成されます。スレーブメモリスティミュラスファイルが含まれており、このファイルにアクセスするとメモリモデルありの AXI スレーブ VIP をチェックできます。

ベーシックシミュレーションセットとアドバンストシミュレーションセットの違いとして、ベーシックシミュレーションセットは AXI VIP を使用するためにテストベンチで必要なコードスニペットを示しています。アドバンストシミュレーションセットには、ユーザー設定可能な READY 信号などのオプション API も追加されています。詳細は、 Vivado Design Suite のサンプルデザインを参照してください。 API の使用法は、ザイリンクス AXI VIP API の資料 [参照 12] を参照してください。

次に、各モードに対するトランザクションの生成方法を示します。

1. AXI マスター VIP 用のトランザクションを生成する方法は、表 6-1 に示した 10 種のシミュレーションセットのいずれかに含まれる mst_stimulus.sv を参照してください。

2. ベーシック AXI スレーブ VIP 用のトランザクション応答を生成する方法は、表 6-1 に示した 10 種のシミュレーションセットのいずれかに含まれる slv_basic_stimulus.sv を参照してください。メモリモデルの要件は、 mem_basic_stimulus.sv を参照してください。

3. アドバンスト AXI スレーブ VIP 用のトランザクション応答を生成する方法は、表 6-1 に示した 10 種のシミュレーションセットのいずれかに含まれる slv_stimulus.sv を参照してください。メモリモデルの要件は、mem_stimulus.sv を参照してください。

4. AXI パススルー VIP 用のトランザクションを生成する方法は、表 6-1 に示したシミュレーションセットのいずれかに含まれる passthrough_mst_stimulus.sv を参照してください。

5. ベーシック AXI パススルー VIP 用のトランザクション応答を生成する方法は、表 6-1 に示したシミュレーションセットのいずれかに含まれる passthrough_slv_basic_stimulus.sv を参照してください。メモリモデルの要件は、 passthrough_mem_basic_stimulus.sv を参照してください。

6. アドバンスト AXI パススルー VIP 用のトランザクション応答を生成する方法は、表 6-1 に示したシミュレーションセットのいずれかに含まれる passthrough_slv_stimulus.sv を参照してください。メモリモデルの要件は、 passthrough_mem_stimulus.sv を参照してください。

7. [Sources] ウィンドウで AXI VIP のサンプルデザインを開くと、 11 種類のシミュレーションセットが表示されます。いずれかのシミュレーションセットを選択してシミュレーションを実行することも、各テストベンチのソースコードを表示することもできます。

表 6‐1: AXI VIP のシミュレーションセット

シミュレーションセット名含まれるファイル説明

sim_basic_mst_passive_pt_mst_slv_comb

passthrough_mst_stimulus.sv

slv_basic_stimulus.sv

generic_tb.sv

AXI マスター VIP がパッシブモードの場合の AXI VIP の基本機能。 AXI パススルー VIP はランタイムマスターモードで、メモリモデルなしの AXI スレーブ VIP と通信します。

sim_basic_mst_active_pt_slv_slv_passive

mst_stimulus.sv

passthrough_slv_basic_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の基本機能。 AXI パススルー VIP はメモリモデルなしのランタイムスレーブモードです。 AXI スレーブ VIP はパッシブモードです。

sim_basic_mst_active_pt_mem_slv_passive

mst_stimulus.sv

passthrough_mem_basic_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の基本機能。 AXI パススルー VIP はメモリモデルありのランタイムスレーブモードです。 AXI スレーブ VIP はパッシブモードです。



AXI VIP v1.1 41



sim_basic_mst_active_pt_passive_slv_mem

mst_stimulus.sv

mem_basic_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の基本機能。 AXI パススルー VIP はパッシブモードです。AXI スレーブ VIP はメモリモデルありのアクティブモードです。

sim_basic_mst_active_pt_passive_slv_comb

mst_stimulus.sv

slv_basic_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の基本機能。 AXI パススルー VIP はパッシブモードです。AXI スレーブ VIP はメモリモデルなしのアクティブモードです。

sim_adv_mst_passive_pt_mst_slv_comb

passthrough_mst_stimulus.sv

slv_stimulus.sv

generic_tb.sv

AXI マスター VIP がパッシブモードの場合の AXI VIP の高度な機能。 AXI パススルー VIP はランタイムマスターモードで、メモリモデルなしの AXI スレーブ VIP と通信します。

sim_adv_mst_active_pt_slv_slv_passive

mst_stimulus.sv

passthrough_slv_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の高度な機能。 AXI パススルー VIP はメモリモデルなしのランタイムスレーブモードです。 AXI スレーブ VIP はパッシブモードです。

sim_adv_mst_active_pt_mem_slv_passive

mst_stimulus.sv

passthrough_mem_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の高度な機能。 AXI パススルー VIP はメモリモデルありのランタイムスレーブモードです。 AXI スレーブ VIP はパッシブモードです。

sim_adv_mst_active_pt_passive_slv_mem

mst_stimulus.sv

mem_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の高度な機能。 AXI パススルー VIP はパッシブモードです。 AXI スレーブ VIP はメモリモデルありのアクティブモードです。

sim_adv_mst_active_pt_passive_slv_comb

mst_stimulus.sv

slv_stimulus.sv

generic_tb.sv

AXI マスター VIP がアクティブモードの場合の AXI VIP の高度な機能。 AXI パススルー VIP はパッシブモードです。 AXI スレーブ VIP はメモリモデルなしのアクティブモードです。

sim_all_config 設定したすべての例を示します。

表 6‐1: AXI VIP のシミュレーションセット (続き)

シミュレーションセット名含まれるファイル説明



AXI VIP v1.1 42



図 6-1 ～図 6-3 に、 AXI VIP のベーシックシミュレーションセット、アドバンストシミュレーションセット、および sim_all_config シミュレーションセットを示します。


図 6‐1: ベーシックシミュレーションセット

sim_basic_mst_active_pt_passive_slv_mem

Master VIP(Passive)

Slave VIP(Without Memory Model)

Testbench

Pass-Through VIP (Runtime Master)

passthrough_mst_stimulus.sv slv_basic_stimulus.sv

sim_basic_mst_passive_pt_mst_slv_comb

Master VIP Slave VIP(Passive)

Testbench

Pass-Through VIP(Runtime Slave without

Memory Model)

passthrough_slv_basic_stimulus.sv

sim_basic_mst_active_pt_slv_slv_passive

mst_stimulus.sv


Testbench

Pass-Through VIP(Runtime Slave with

Memory Model)

passthrough_mem_basic_stimulus.sv

sim_basic_mst_active_pt_mem_slv_passive

mst_stimulus.sv

Master VIP Slave VIP(With Memory Model)

Testbench

Pass-Through VIP(Passive)

mem_basic_stimulus.svmst_stimulus.sv

Master VIP Slave VIP(Without Memory Model)

Testbench

Pass-Through VIP (Passive)

mst_stimulus.sv slv_basic_stimulus.sv

sim_basic_mst_active_pt_passive_slv_comb

X18985-033017



AXI VIP v1.1 43




図 6‐2: アドバンストシミュレーションセット

Master VIP(Passive)

Slave VIP(Without Memory Model)

Testbench

Pass-Through VIP (Runtime Master)

passthrough_mst_stimulus.sv slv_stimulus.sv

sim_adv_mst_passive_pt_mst_slv_comb


Testbench

Pass-Through VIP (Runtime Slave without

Memory Model)

passthrough_slv_stimulus.sv

sim_adv_mst_active_pt_slv_slv_passive

mst_stimulus.sv


Testbench

Pass-Through VIP (Runtime Slave with

Memory Model)

passthrough_mem_stimulus.sv

sim_adv_mst_active_pt_mem_slv_passive

mst_stimulus.sv

Master VIP Slave VIP(With Memory Model)

Testbench

Pass-Through VIP(Passive)

mem_stimulus.sv

sim_adv_mst_active_pt_passive_slv_mem

mst_stimulus.sv


Testbench

Pass-Through VIP (Passive)

mst_stimulus.sv slv_stimulus.sv

sim_adv_mst_active_pt_passive_slv_comb

X18986-033017



AXI VIP v1.1 44



図 6-4 に、 Vivado IDE でのシミュレーション設定例を示します。

AXI VIP のサンプルテストベンチとテスト

サンプルデザインとテストベンチはいずれも VIP の設定に合わせて生成されます。この VIP には 11 種類のテストベンチがインプリメントされており、「複数のシミュレーションセット」で説明したように、各シミュレーションセットは異なるニーズに対応します。詳細は、第 5 章「サンプルデザイン」を参照してください。


図 6‐3: sim_all_config シミュレーションセット


Testbench

Pass-Through VIP

sim_all_config

X18988-033017


図 6‐4: Vivado Design Suite でのシミュレーション設定



AXI VIP v1.1 45



便利なコーディングのガイドラインおよび例

テストベンチの必須条件

AXI VIP のテストベンチをコーディングする際は、次の要件を満たしている必要があります。これらを満たさない場合、 AXI VIP は動作しません。これらの要件はすべての VIP に当てはまります。

1. 一般的な SystemVerilog テストベンチ同様、モジュールテストベンチを作成します。

module testbench(); … endmodule

2. 2 つの必須パッケージ axi_vip_pkg と <component_name>_pkg をインポートします。<component_name>_pkg には、 AXI VIP 用のエージェントクラスとそのサブクラスが含まれます。各 VIP インスタンスにはコンポーネントパッケージがあり、これは出力の生成時に自動的に生成されます。このコンポーネントパッケージには、パラメーターで指定されるエージェントの typedef クラスが含まれます。 VIP をリコンフィギュレーションしてもテストベンチには影響しないため、このパッケージをインポートすることを推奨します。図 6-5 に、スタンドアロン AXI VIP から <component_name>_pkg を取得する方法を示します。


図 6‐5: スタンドアロンの場合の <component_name>_pkg



AXI VIP v1.1 46



図 6-6 に、 IP インテグレーターデザインから <component_name>_pkg を取得する方法を示します。まず VIP をクリックし、 [Block Properties] ウィンドウで [Properties] をクリックします。このビューの [CONFIG] 欄にある [Component_Name] を確認します。

3. エージェントを宣言します。 1 つの AXI VIP につき、 1 つのエージェントを宣言する必要があります。エージェントを宣言する際は、 AXI VIP インターフェイスモードに応じた種類の typedef クラスを呼び出す必要があります。

4. エージェントに対して new を作成し、この new 関数に IF の正しい階層パスを渡します。エージェントを new に設定する前に、空のテストベンチを使用してシミュレーションを実行し、 AXI VIP インスタンスの階層パスを確認します。次のようなメッセージが表示されたら、このパスを new 関数に渡します (図 4-12 参照)。

agent = new("my VIP agent", <hierarchy_path>.IF);


図 6‐6: IP インテグレーターの場合の <component_name>_pkg

名称説明

<component_name>_mst_t マスター VIP

<component_name>_slv_t スレーブ VIP (メモリモデルなし )

<component_name>_slv_mem_t スレーブ VIP (メモリモデルあり )

<component_name>_passthrough_t パススルー VIP (メモリモデルなし )

<component_name>_passthrough_mem_t パススルー VIP (メモリモデルあり )



AXI VIP v1.1 47



エージェントの開始

VIP の動作を開始するには、エージェントの開始を呼び出す必要があります。次に、マスター、スレーブ、およびパススルー VIP の動作を開始する方法を示します。

AXI マスター VIP

エージェントを開始します。

mst_agent.start_master();

次に、トランザクションを生成します。トランザクション生成方法の詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる mst_stimulus.sv を参照してください。

AXI スレーブ VIP

エージェントを開始します。

slv_agent.start_slave();

<component_name>_slv_t を使用する場合、ユーザー環境は書き込み応答 (READ_WRITE_MODE が READ_ONLY 以外の場合)、または読み出し応答 (READ_WRITE_MODE が WRITE_ONLY 以外の場合) を書き込む必要があります。詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる slv_basic_stimulus.sv/slv_stimulus.sv を参照してください。

<component_name>_slv_mem_t を使用する場合、書き込み応答と読み出し応答はエージェントで処理されます。この場合、ユーザー環境は何もする必要がありません。詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる mem_basic_stimulus.sv/mem_stimulus.sv を参照してください。

AXI パススルー VIP

ランタイムスレーブモード

AXI パススルー VIP をランタイムスレーブモードに切り替えます。手順 4 を実行して <hierarchy_path> を確認してから、スレーブエージェントを開始します。

<hierarchy_path>.set_slave_mode();passthrough_agent.start_slave();

<component_name>_passthrough_slv_t を使用する場合、書き込み応答/読み出し応答をユーザー環境で書き込む必要があります。

詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる passthrough_slv_basic_stimulus.sv/passthrough_slv_stimulus.sv を参照してください。

<component_name>_passthrough_mem_t を使用する場合、ユーザー環境は何もする必要がありません。詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる passthrough_mem_basic_stimulus.sv/passthrough_mem_stimulus.sv を参照してください。



AXI VIP v1.1 48



ランタイムマスターモード

AXI パススルー VIP をランタイムマスターモードに切り替えます。手順 4 を実行して <hierarchy_path> を確認してから、マスターエージェントを開始します。

<hierarchy_path>.set_master_mode();passthrough_agent.start_master();

トランザクションを作成します。詳細は、 Vivado サンプルデザインのシミュレーションセットに含まれる passthrough_mst_stimulus.sv を参照してください。

ランタイムパススルーモード

デフォルトはパススルーモードです。マスター /スレーブモードからパススルーモードに戻す場合は、 API set_passthrough_mode を呼び出す必要があります。手順 4 を実行して <hierarchy_path> を確認してから、パススルーエージェントを開始します。

<hierarchy_path>.set_passthrough_mode();.

start_monitor はオプションです。

前述のように、パススルー VIP をランタイムマスター、ランタイムスレーブ、およびランタイムパススルーモードに切り替えるには、それぞれ set_master_mode、 set_slave_mode、および set_passthrough_mode API を使用します。

次に、 AXI VIP で使用する関連パラメーターと typedef の一覧を示します。

parameter XIL_AXI_MAX_DATA_WIDTH = 1024;parameter XIL_AXI_USER_BEAT_WIDTH = 1024;parameter XIL_AXI_USER_ELEMENT_WIDTH = 32;parameter XIL_AXI_VERBOSITY_NONE = 0;parameter XIL_AXI_VERBOSITY_FULL = 400;typedef integer xil_axi_int;typedef longint xil_axi_long;typedef integer unsigned xil_axi_uint;typedef longint unsigned xil_axi_ulong;typedef logic [7:0] xil_axi_payload_byte;typedef logic xil_axi_strb_1byte;typedef logic [XIL_AXI_USER_BEAT_WIDTH-1:0] xil_axi_user_beat;typedef logic [XIL_AXI_MAX_DATA_WIDTH-1:0] xil_axi_data_beat;typedef logic [XIL_AXI_MAX_DATA_WIDTH/8-1:0] xil_axi_strb_beat;typedef integer unsigned xil_axi_user_element;

重要: パススルー VIP をランタイムマスターモードからほかのモードに切り替える際には、stop_master を呼び出す必要があります。同様に、パススルー VIP をランタイムスレーブモードからほかのモードに切り替える際には、stop_slave を呼び出す必要があります。詳細は、 Vivado のサンプルデザインを参照してください。パススルー VIP エージェントの start_master と start_slave を同時に呼び出すことはできません。パススルー VIP をランタイムマスターモードからランタイムスレーブモードに切り替えるには、 stop_master を呼び出す必要があります。その逆の場合は、 stop_slave を呼び出す必要があります。



AXI VIP v1.1 49



オプションのテストベンチ制御

AXI スレーブ VIP のリアクティブポート

AXI スレーブ VIP には axi_slv_agent と axi_slv_mem_agent の 2 つのエージェントがあります。独自にトラフィックを生成する場合は、 axi_slv_agent と get_rd_reactive を使用してください。 axi_slv_mem_agent はトラフィックの生成方法が決まっています。

サンプルデザインのシミュレーションセット、 sim_all_config に示した読み出し応答を置くことを推奨します。次に、手順を示します。

1. スレーブエージェントの読み出しドライバーで、 get_rd_reactive を使用して読み出しコマンドを受信します。

2. トランザクション読み出しデータ情報を書き込んで、 AXI スレーブ VIP インターフェイスに返します。get_rd_reactive と send はどちらもブロッキングであるため、ブロッキングイベントのない initial および forever ブロックに含める必要があります。次に、コード例を示します。

//slave VIP agent gets read transaction cmd information, fill in data information and send it back to Slave VIP interface initial begin forever begin slv_agent.rd_driver.get_rd_reactive(rd_reactive); fill_payload(rd_reactive); fill_ruser(rd_reactive); fill_beat_delay(rd_reactive); slv_agent.rd_driver.send(rd_reactive); end end

読み出しデータの受信方法

読み出しデータを取得する方法には次の 2 つがあります。

• マスターエージェントの読み出しドライバーから受信する方法 (*mst_stimulus.sv ファイルの driver_rd_data_method_one と driver_rd_data_method_two を参照)。

• VIP のモニターから取得する方法 (*exdes_generic.sv ファイルの monitor_rd_data_method_one と monitor_rd_data_method_two を参照)。

モニターからデータを受信するには、次の手順を実行します。

1. item_collected_port からモニタートランザクションを取得します。この例では、マスターエージェントから取得します。

2. モニタートランザクションで cmd タイプが XIL_AXI_READ の場合、get_data_beat と get_data_block を使用して読み出しデータを取得します。

モニタートランザクションで cmd タイプが XIL_AXI_WRITE の場合、 get_data_beat と get_data_block を使用して書き込みデータを取得します。 monitor_rd_data_method_one は、モニタートランザクションからデータビートを受信する方法を示しています。 monitor_rd_data_method_two は、モニタートランザクションからデータブロックを受信する方法を示しています。



AXI VIP v1.1 50



読み出しドライバーからデータを受信するには、次の手順を実行します。

1. マスターエージェントの読み出しドライバーを使用して読み出しトランザクションハンドルを作成します。

2. 読み出しトランザクションをランダム化します。特定の読み出しコマンドを生成する場合は、axi_transaction クラスの API を使用してアドレスやバースト長などを設定するか、特定の値でトランザクションをランダム化します。

3. 読み出しトランザクションの driver_return_item_policy を次のいずれかの値に設定します。

XIL_AXI_PAYLOAD_RETURN または XIL_AXI_CMD_PAYLOAD_RETURN

4. 読み出しドライバーを使用して読み出しトランザクションを送出します。

5. 読み出しドライバーを使用して応答を待ちます。

6. get_data_beat/get_data_block を使用して、応答トランザクションからのデータを検査します。driver_rd_data_method_one は、読み出しドライバーからデータビートを取得する方法を示しています。driver_rd_data_method_two は、読み出しドライバーからデータブロックを取得する方法を示しています。

注記: API get_data_beat: get_data_beat は、指定したビートの値を返します。常に 1024 ビットを返します。上位バイトを下位バイトに揃え、未使用バイトを 0 に設定します。

これは必ずしも RDATA の表現とは一致しません。データ幅が 32 ビットでトランザクションがサブサイズバースト (この例では 1B) の場合、有効なのは get_data_beat の後のバイトのみです。これは物理バスとは大きく異なります。

get_data_bit Physical Bus 1024 ... 0 32 0 ---------------- ----------- | X| | X| | X| | X | | X| | X | | X| | X | ---------------- -----------

注記: API get_data_block: get_data_block は、トランザクションに対して 4K バイトのペイロードを返します。これは必ずしも RDATA の表現とは一致しません。データ幅が 32 ビットでトランザクションがサブサイズバースト (この例では 1B) の場合、上位バイトを下位バイトに揃え、未使用バイトを 0 に設定します。

get_data_block Physical Bus 32 ... 0 32 0 0 ---------------- ----------- | D C B A| | A| | 0 0 0 0| | B | | 0 0 0 0| | C | | 0 0 0 0| | D | | 0 0 0 0| ----------- | 0 0 0 0| 1k---------------- task monitor_rd_data_method_one(input axi_monitor_transaction updated); xil_axi_data_beat mtestDataBeat[]; mtestDataBeat = new[updated.get_len()+1]; for( xil_axi_uint beat=0; beat<updated.get_len()+1; beat++) begin mtestDataBeat[beat] = updated.get_data_beat(beat); // $display(" Read data from Monitor: beat index %d, Data beat %h", beat, mtestDataBeat[beat]); end endtask



AXI VIP v1.1 51



task monitor_rd_data_method_two(input axi_monitor_transaction updated); bit[8*4096-1:0] data_block; data_block = updated.get_data_block(); // $display(" Read data from Monitor: Block Data %h ", data_block); endtask task driver_rd_data_method_one(); axi_transaction rd_transaction; xil_axi_data_beat mtestDataBeat[]; rd_transaction = agent.rd_driver.create_transaction("read transaction with randomization"); RD_TRANSACTION_FAIL_1a:assert(rd_transaction.randomize()); rd_transaction.set_driver_return_item_policy(XIL_AXI_PAYLOAD_RETURN); agent.rd_driver.send(rd_transaction); agent.rd_driver.wait_rsp(rd_transaction); mtestDataBeat = new[rd_transaction.get_len()+1]; for( xil_axi_uint beat=0; beat<rd_transaction.get_len()+1; beat++) begin mtestDataBeat[beat] = rd_transaction.get_data_beat(beat); // $display("Read data from Driver: beat index %d, Data beat %h ", beat, mtestDataBeat[beat]); end endtask

task driver_rd_data_method_two(); axi_transaction rd_transaction; bit[8*4096-1:0] data_block; rd_transaction = agent.rd_driver.create_transaction("read transaction with randomization");

RD_TRANSACTION_FAIL_1a:assert(rd_transaction.randomize()); rd_transaction.set_driver_return_item_policy(XIL_AXI_PAYLOAD_RETURN); agent.rd_driver.send(rd_transaction); agent.rd_driver.wait_rsp(rd_transaction); data_block = rd_transaction.get_data_block(); // $display("Read data from Driver: Block Data %h ", data_block); endtask

詳細は、 Vivado サンプルデザインの simset sim_adv_mst_active_* を参照してください。

Ready 信号の生成

次に、指定した rready 信号の生成方法を示します。 AXI マスター VIP またはランタイムマスターモードの AXI パススルー VIP を使用します。create API を使用して rready を生成し、Low および High パターンを設定して VIP インターフェイスに送信します。その他の rready 信号については、何も行われなければ AXI VIP 自身がこの rready 信号を生成します。 READY ハンドシェイクの各種モードの詳細は、「READY の生成」を参照してください。

// master agent create rready rready_gen = mst_agent.rd_driver.create_ready("rready"); // set the feature of rready signal. If nothing is done here, default pattern of ready will be generated rready_gen.set_ready_policy(XIL_AXI_READY_GEN_OSC); rready_gen.set_low_time(1); rready_gen.set_high_time(2); // send the rready to VIP interface mst_agent.rd_driver.send_rready(rready_gen);



AXI VIP v1.1 52



その他のオプション制御

デバッグ用に、 API を使用してエージェントのタグと出力詳細レベル (verbosity) を設定できます。

//set tag for agents for easy debug mst_agent.set_agent_tag("Master VIP");

//verbosity level which specifies how much debug information to produce// 0 - No information will be shown.// 400 - All information will be shown.mst_agent.set_verbosity(mst_agent_verbosity);

トランザクション例

トランザクションを作成後に設定する方法はいくつかあります。サンプルデザインの sim_all_config では、書き込みおよび読み出しトランザクションに対してそれぞれ 3 つの方法を示しています。方法 1 はトランザクションを作成後、完全にランダム化します。方法 2 は AXI BFM の WRITE_BURST および READ_BURST に似た方法で、移行に適しています。方法 3 は、 API を使用してトランザクションを設定する方法を示しています。

書き込みトランザクションの方法

書き込みトランザクションの方法 1

書き込みトランザクションの場合、次の手順を実行します。

1. マスターエージェントの書き込みドライバーからトランザクションを作成します。

2. トランザクションをランダム化します。

3. マスターエージェントの書き込みドライバーからトランザクションを送信します。

重要: ここで送信される API はノンブロッキングです。デフォルトでは、ドライバーはトランザクション情報を返しません。トランザクション情報を受信するには、 set_driver_return_item API を呼び出し、関連する driver_return_item_policy をここで呼び出します。

wr_transaction = mst_agent.wr_driver.create_transaction("write transaction");WR_TRANSACTION_FAIL_1b: assert(wr_transaction.randomize());mst_agent.wr_driver.send(wr_transaction);


注記: これはブロッキング書き込みで、 BRESP が返されるまでブロックします。

//The following shows the AXI4_WRITE_BURST. For other options. see the Xilinx AXI VIP API Documentation [Ref 12].

mst_agent.AXI4_WRITE_BURST( mtestID, mtestADDR, mtestBurstLength, mtestDataSize, mtestBurstType, mtestLOCK, mtestCacheType, mtestProtectionType, mtestRegion, mtestQOS, mtestAWUSER, mtestWData, mtestWUSER, mtestBresp );



AXI VIP v1.1 53




この方法は、 API を使用して書き込みトランザクションのコマンドとデータを設定します。

wr_transaction = mst_agent.wr_driver.create_transaction("write transaction");wr_transaction.set_write_cmd(mtestADDR,mtestBurstType,mtestID, mtestBurstLength,mtestDataSize); wr_transaction.set_data_block(mtestWData);for(int beat=0; beat<wr_transaction.get_len()+1; beat++) begin

wr_transaction.set_data_beat(beat, dbeat);endmst_agent.wr_driver.send(wr_transaction);

読み出しトランザクションの方法

読み出しトランザクションの方法 1

読み出しトランザクションの場合、次の手順を実行します。

1. マスターエージェントの読み出しドライバーからのトランザクションを作成します。

2. トランザクションをランダム化します。

3. マスターエージェントの読み出しドライバーからトランザクションを送信します。

重要: ここで送信される API はノンブロッキングです。トランザクション情報を受信するには、ドライバーリターンアイテムポリシーをここで設定する必要があります。

rd_transaction = mst_agent.rd_driver.create_transaction("read transaction");RD_TRANSACTION_FAIL_1a:assert(rd_transaction.randomize());mst_agent.rd_driver.send(rd_transaction);


注記: これはブロッキング読み出しで、 BRESP が返されるまでブロックします。

// The following shows the AXI4_READ_BURST. For other options. see the Xilinx AXI VIP API Documentation [Ref 12].

mst_agent.AXI4_READ_BURST ( mtestID, mtestADDR, mtestBurstLength, mtestDataSize, mtestBurstType, mtestLOCK, mtestCacheType, mtestProtectionType, mtestRegion, mtestQOS, mtestARUSER, mtestRData, mtestRresp, mtestRUSER );



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この方法は、 API を使用して読み出しトランザクションのコマンドとデータを設定します。

rd_transaction = mst_agent.rd_driver.create_transaction("read transaction");rd_transaction.set_read_cmd(mtestADDR,mtestBurstType,mtestID, mtestBurstLength,mtestDataSize);mst_agent.rd_driver.send(rd_transaction);



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付録 A

アップグレード

Vivado Design Suite でのアップグレード

このセクションでは、コアバージョン間でのユーザーロジックまたはポートの変更点について説明します。

v1.0 から v1.1 への変更点

axi_vip パッケージのバージョンが更新されました。



AXI VIP v1.1 56


付録 B

axi_vip_v1_1_top API

この付録では、 axi_vip_v1_1_top API について説明します。これらの API は、次のコードで呼び出すことができます。 set_passthrough_mode、 set_master_mode、および set_slave_mode はパススルー VIP のモードを実行時に切り替えるために使用します。それ以外の API は、アサーションに使用します。次に、set_passthrough_mode の例を示します。

hierarchy_path>.set_passthrough_mode(). For <hierarchy_path>, see Figure 4-12 in Chapter 4, Design Flow Steps and AXI Pass-Through VIP, page 50.

set_passthrough_modefunction void set_passthrough_mode()Sets AXI VIP passthrough into run time passthrough mode

set_master_modefunction void set_master_mode()Sets AXI VIP passthrough into run time master mode

set_slave_modefunction void set_slave_mode()Sets AXI VIP passthrough into run time slave mode

set_xilinx_slave_ready_checkfunction void set_xilinx_slave_ready_check()Sets xilinx_slave_ready_check_enable of IF to be 1

clr_xilinx_slave_ready_checkfunction void clr_xilinx_slave_ready_check()Sets xilinx_slave_ready_check_enable of IF to be 0

set_max_aw_wait_cyclesfunction void set_max_aw_wait_cycles(input integer unsigned new_num)Sets max_aw_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_ar_wait_cyclesfunction void set_max_ar_wait_cycles(input integer unsigned new_num)Sets max_ar_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_r_wait_cyclesfunction void set_max_r_wait_cycles(input integer unsigned new_num)Sets max_r_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.



AXI VIP v1.1 57



set_max_b_wait_cyclesfunction void set_max_b_wait_cycles(input integer unsigned new_num)Sets max_b_wait_cycles of PC (ARM Protocol Checker), not available in Vivado Simulator.

set_max_w_wait_cyclesfunction void set_max_w_wait_cycles(input integer unsigned new_num)Sets max_w_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_wlast_wait_cyclesfunction void set_max_wlast_wait_cycles(input integer unsigned new_num)Sets max_wlast_to_awvalid_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_rtransfer_wait_cyclesSets max_rtransfer_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_wtransfer_wait_cyclesSets max_wtransfer_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_max_wlcmd_wait_cyclesfunction void set_max_wlcmd_wait_cycles(input integer unsigned new_num)Sets max_wlcmd_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_aw_wait_cyclesfunction integer unsigned get_max_aw_wait_cycles()Returns max_aw_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_ar_wait_cyclesfunction integer unsigned get_max_ar_wait_cycles()Returns max_ar_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_r_wait_cyclesfunction integer unsigned get_max_r_wait_cycles()Returns max_r_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_b_wait_cyclesfunction integer unsigned get_max_b_wait_cycles()Returns max_b_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_w_wait_cyclesfunction integer unsigned get_max_w_wait_cycles()Returns max_w_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.



AXI VIP v1.1 58



get_max_wlast_wait_cyclesfunction integer unsigned get_max_wlast_wait_cycles()Returns max_wlast_to_awvalid_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_rtransfer_wait_cyclesReturns max_rtransfer_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_wtransfer_wait_cyclesReturns max_wtransfer_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

get_max_wlcmd_wait_cyclesfunction integer unsigned get_max_wlcmd_wait_cycles()Returns max_wlcmd_wait_cycles of PC(ARM Protocol Checker), not available in Vivado Simulator.

set_fatal_to_warningsfunction void set_fatal_to_warnings()Sets fatal_to_warnings of PC(ARM Protocol Checker) to be 1, not available in Vivado Simulator.

clr_fatal_to_warningsfunction void clr_fatal_to_warnings()Sets fatal_to_warnings of PC(ARM Protocol Checker) to be 0, not available in Vivado Simulator.



AXI VIP v1.1 59


付録 C

BFM から VIP への移行この付録では、 AXI BFM を使用した Vivado® デザインから AXI VIP への移行について説明します。

1. Vivado IP インテグレーターの BD デザインで、 BFM を AXI VIP で置き換えて AXI VIP をコンフィギュレーションします。たとえば置き換え前の BFM がスレーブモードの AXI4 の場合、 AXI VIP プロトコルを AXI4、インターフェイスモードをスレーブにセットアップします。

2. テストベンチで BFM に関連するすべてのタスクを削除し、次のコードを追加します。

° 2 つのパッケージをインポートします。 <component_name>_pkg の取得方法は、第 6 章「テストベンチ」を参照してください。

import <component_name>_pkg::*import axi_vip_pkg::*;

° エージェントを宣言します。要件は、第 6 章「テストベンチ」を参照してください。

ここでは移行を目的としており、 BFM はパススルーモードをサポートしていないため、パススルーエージェントを宣言することはありません。

° エージェントを作成します。

- マスターモードの AXI VIP の場合:

mst_agent = new("master vip agent",<hierarchy path to AXI VIP instance> inst.IF);

階層パスの確認方法は、第 4 章「デザインフローの手順」を参照してください。

° エージェントを開始します。

- マスターモードの AXI VIP の場合:

mst_agent.start_master();

° 既存の BFM WRITE/READ_BURST を VIP WRITE/READ_BURST で置き換えます。

- AXI VIP が AXI4 の場合:

AXI4_WRITE/READ_BURST

- AXI VIP が AXI3 の場合:

AXI3_WRITE/READ_BURST

- AXI VIP が AXI4LITE の場合:

AXI4LITE_WRITE/READ_BURST



AXI VIP v1.1 60


付録 D

AXI VIP エージェントとフローメソドロジこの付録では、 AXI VIP エージェントとフローメソドロジについて説明します。 AXI VIP には次の 3 つのエージェントがあります。

• AXI マスターエージェント

• AXI スレーブエージェント

• AXI パススルーエージェント

AXI マスターエージェント

AXI マスター VIP をインスタンシエートするには、マスターエージェントを宣言して作成する必要があります。axi_mst_agent クラスには、マスター VIP を構成するほかのコンポーネントが含まれます。すなわち、読み出しドライバー、書き込みドライバー、およびモニターが含まれます。

X-Ref Target - Figure D-1

図 D‐1: AXI マスター VIP エージェント

AXI Interface

Master Write Driver Master Read DriverAXI Monitor

Virtual Interface

User Environment

AXI Master Agent

X18585-121316



AXI VIP v1.1 61


付録 D: AXI VIP エージェントとフローメソドロジ

AXI マスター読み出しドライバー

• ユーザー環境から READ トランザクションを受信し、 AR チャネルを駆動します。

• AR コマンドを受信すると、イベントをトリガーします。

• ユーザー環境から READY トランザクションを受信し、 R チャネルの RREADY 信号を駆動します。

• デフォルトでは、ドライバーリターンアイテムポリシーを設定するまでトランザクションは返されません。使用法は、ザイリンクス AXI VIP API の資料 [参照 12] を参照してください。

AXI マスター書き込みドライバー

• ユーザー環境から WRITE トランザクションを受信し、 AW および W チャネルを駆動します。

• AW コマンドを受信すると、イベントをトリガーします。

• WLAST を受信すると、イベントをトリガーします。

• ユーザー環境から READY トランザクションを受信し、 B チャネルの BREADY 信号を駆動します。

• デフォルトでは、ドライバーリターンアイテムポリシーを設定するまでトランザクションは返されません。使用法は、ザイリンクス AXI VIP API の資料 [参照 12] を参照してください。

AXI モニター

• 5 つの AXI チャネル (AW、 AR、 R、 W、および B) をすべて監視します。

• 7 つの解析ポートがあり、どれを使用するかを選択できます。デフォルトでは item_collect_port のみが ON で、それ以外のポートはすべて OFF です。各解析ポートを ON にするには、そのポートの set_enabled API を使用します。次に、解析ポートを示します。

• R チャネルビートを収集して順序を変更し、 RLAST を受信すると完成したトランザクションを返します。

• B チャネル応答を収集して順序を変更し、 B チャネルを受信すると完成したトランザクションを返します。

• トランザクションベースのプロトコルチェックを行います。

名称説明

item_collect_port 書き込みと読み出しの両方のトランザクション情報を収集し、 axi_monitor_transaction に変換します。

axi_cmd_port 書き込みと読み出しの両方のチャネル情報を収集し、 xil_axi_cmd_beat に変換します。

axi_rd_cmd_port 読み出しアドレスチャネル情報を収集し、 xil_axi_cmd_beat に変換します。

axi_wr_cmd_port 書き込みアドレスチャネル情報を収集し、 xil_axi_cmd_beat に変換します。

axi_bresp_port 書き込み応答チャネル情報を収集し、 xil_axi_resp_beat に変換します。

axi_wr_beat_port 書き込みデータチャネル情報を収集し、 xil_axi_wr_beat に変換します。

axi_rd_beat_port 読み出しデータチャネル情報を収集し、 xil_axi_read_beat に変換します。



AXI VIP v1.1 62



トランザクションリターンアイテムポリシーの実装

表 D-1 に、トランザクションリターンの説明を示します。

last_handshake = *LAST + *VALID + *READY

cmd_handshake = *VALID + *READY

bresp_handshake = BVALID + BREADY

リセット中に返されるアイテム

リセットが適用されると、転送中のトランザクションはユーザー環境 (シーケンサー ) に返されます。ただし複数のキューに同じトランザクションが存在することがあり、この場合はプロセスがそのトランザクションを NO_RETURN に変更します。したがって、ユーザー環境に同じアイテムが複数回返されることはありません。

表 D‐1: トランザクションリターンの説明

名称説明

NO_RETURN ドライバーはアイテムを返しません。

CMD_RETURN アイテムは cmd_handshake 時に返されます。

PAYLOAD_RETURN書き込みの場合、アイテムは bresp_handshake 時に返されます。

読み出しの場合、アイテムは last_handshake 時に返されます。

CMD_PAYLOAD_RETURN

アイテムは 2 回返されます。

cmd_handshake 時。

bresp_handshake 時 (書き込みの場合)。

last_handshake 時 (読み出しの場合)。

CMD_WLAST_RETURN



last_handshake 時。

注記: このリターンタイプは、読み出しトランザクションでは無効です。

CMD_WLAST_PAYLOAD_RETURN




bresp_handshake 時。


WLAST_PAYLOAD_RETURN



bresp_handshake 時。


WLAST_RETURNアイテムは last_handshake 時に返されます。




AXI VIP v1.1 63



書き込み CMD とデータフロー図X-Ref Target - Figure D-2

図 D‐2:書き込みコマンドとデータフロー

GET

Assert AWVALID

Address Channel Done

Address Accepted

AW Back Pressure Delay from Slave

Address Channel Delay(Driver Property)

Assert WVALID

Write Data Channel Done

Last Write Beat Accepted

Data Insertion Delay (Transaction)

Data Inter-Beat Delay (Transaction)

Last Beat

W Back Pressure from Slave

Assert WLAST

Yes

DATA Before CMD

(Transaction)

Start CMD Watchdog (Driver Property)

Wait Allow Beat Number

(Transaction)

CMD Before DATA

(Transaction)

Start CMD Watchdog (Driver Property)

Write Beat Accepted

No

Data Channel Delay (Driver Property)

Address Insertion Delay (Transaction)

Yes

Trigger Address Accepted

Increment Beat

Count

X18586-033017



AXI VIP v1.1 64



書き込みトランザクションフロー

AXI マスター書き込みトランザクションは、次の順で書き込みエージェントを通過します。

1. ドライバーが、get_next_item を使用して次のトランザクションを要求します。これはブロッキング get です。

2. ユーザー環境が 1 つのトランザクションを作成します。このトランザクションには次のものが含まれます。

° コマンド情報 – AWADDR、 AWLEN、 AWSIZE、 AWID など

° ペイロード – WDATA バイトアレイおよび WSTRB アレイ

° マスターによって制御されるタイミング – ビート間タイミングおよびアドレス遅延

3. ユーザー環境がトランザクションをドライバーへプッシュします。

4. ドライバーはリクエストポートからトランザクションをポップして処理用のキューに置き、インターフェイスに駆動します。トランザクション深さが > 1 の場合、この値に達するまでドライバーはトランザクションの受信を続けます。

5. トランザクションドライバーリターンアイテムポリシーが次のいずれかの値に設定されている場合、インターフェイスがスレーブから BRESP を受信すると、マスタードライバーはトランザクションのコピーをユーザー環境に返します。

° XIL_AXI_CMD_RETURN

° XIL_AXI_CMD_WLAST_RETURN

° XIL_AXI_WLAST_RETURN

° XIL_AXI_PAYLOAD_RETURN

° XIL_AXI_CMD_PAYLOAD_RETURN

° XIL_AXI_CMD_WLAST_PAYLOAD_RETURN

° XIL_AXI_WLAST_PAYLOAD_RETURN

6. ドライバーリターンアイテムポリシーが XIL_NO_RETURN でない場合、ユーザー環境は完了したトランザクションを受信します。


図 D‐3:書き込みトランザクションフロー

Master Write Channel Driver

User Environment

4

1

2

3

5

6

X18587-121316



AXI VIP v1.1 65



読み出しコマンドのタイミング図X-Ref Target - Figure D-4

図 D‐4:読み出しコマンドの図

GET

Assert ARVALID

Address Channel Done

Address Accepted

AR Back Pressure Delay from Slave

Address Channel Delay(Driver Property)

Address InsertionDelay (Transaction)

X18588-033017



AXI VIP v1.1 66



読み出しトランザクションフロー

AXI マスター読み出しトランザクションは、次の順で読み出しエージェントを通過します。

1. ドライバーが、get_next_item を使用して次のトランザクションを要求します。これはブロッキング get です。


° コマンド情報 – AWADDR、 AWLEN、 AWSIZE、 AWID など

° マスターによって制御されるタイミング – アドレス遅延

3. ユーザー環境がトランザクションをドライバーへプッシュします。

4. ドライバーはリクエストポートからトランザクションをポップして処理用のキューに置き、インターフェイスに駆動します。トランザクション深さが > 1 の場合、この値に達するまでドライバーはトランザクションの受信を続けます。

5. インターフェイスが同じ RID に対してスレーブから RDATA を受信すると、 RDATA バイトアレイ、 RRESP アレイといったペイロードフィールドに書き込みます。

6. トランザクションドライバーリターンアイテムポリシーが XIL_AXI_CMD_RETURN または XIL_AXI_CMD_PAYLOAD_RETURN に設定されている場合、ユーザー環境は完了したトランザクションを受信します。

BREADY のデータフロー

• BREADY は AW および W チャネルから独立して生成されます。

• BREADY の設定は、 AW および W ペイロードを転送するトランザクションとは異なるトランザクションまたは解析ポートから取得します。

• BREADY の設定は、 AW/W チャネルとは非同期に変更できます。

• 各種タイミングオプションは、「設定可能な READY の遅延」を参照してください。


図 D‐5:読み出しトランザクションフロー

Master Read Channel Driver

User Environment

4

1

2

3

5

6

X18589-121316



AXI VIP v1.1 67




図 D‐6: BREADY のデータフロー

Initialize Current BREADY

Configuration

GET

Initial BREADY Configuration

BREADY Configuration

Process Current BREADY Configuration

Assert BREADY

Response Accepted

BREADY Configuration Queue If not empty, replace

current BREADY configuration.

X18590-033017



AXI VIP v1.1 68



RREADY のデータフロー

• RREADY は AR チャネルから独立して生成されます。

• RREADY の設定は、 AR ペイロードを転送するトランザクションとは異なるトランザクションまたは解析ポートから取得します。

• RREADY の設定は、 AR チャネルとは非同期に変更できます。




AXI VIP v1.1 69




図 D‐7: RREADY のデータフロー

Initialize Current RREADY

Configuration

GET

Initial RREADY Configuration

RREADY Configuration

Process Current RREADY Configuration

Assert RREADY

Response Accepted

RREADY Configuration Queue If not empty, replace

current RREADY configuration.

RLAST Asserted

Read Data Channel Done

No

X18591-033017



AXI VIP v1.1 70



AXI スレーブエージェント

AXI スレーブ VIP をインスタンシエートするには、スレーブエージェントを宣言して作成する必要があります。axi_slv_agent クラスには、スレーブ VIP を構成するほかのコンポーネントが含まれます。すなわち、読み出しドライバー、書き込みドライバー、およびモニターが含まれます。

AXI スレーブ読み出しドライバー

• インターフェイスから AR コマンドを受信し、そのコマンドをユーザー環境に渡します。 READ トランザクションを作成し、これをドライバーに戻して R チャネルを駆動します。

• AR コマンドを受信すると、イベントをトリガーします。

• RLAST を受信すると、イベントをトリガーします。

• ユーザー環境から READY トランザクションを受信し、 AR チャネルの ARREADY 信号を駆動します。

• R チャネルを駆動します。

• コマンドオーダーは設定変更可能です。


図 D‐8: AXI スレーブ VIP エージェント

AXI Interface

Slave Write Driver Slave Read DriverAXI Monitor

Virtual Interface

User Environment

CMD RDATABRESPCMD

AXI Slave Agent

X18592-121316



AXI VIP v1.1 71



AXI スレーブ書き込みドライバー

• インターフェイスから AW コマンドと WLAST を受信し、そのトランザクションをユーザー環境に渡します。ユーザー環境は BRESP トランザクションを作成し、これをドライバーに戻して B チャネルを駆動します。

• ユーザー環境から WRITE トランザクションを受信し、 AW および W チャネルを駆動します。

• AW コマンドを受信すると、イベントをトリガーします。

• WLAST を受信すると、イベントをトリガーします。

• ユーザー環境から READY トランザクションを受信し、 AW チャネルの AWREADY 信号を駆動します。

• ユーザー環境から READY トランザクションを受信し、 W チャネルの WREADY 信号を駆動します。

• 順番を変更した B チャネル応答を生成します。

AXI モニター

• 5 つの AXI チャネル (AW、 AR、 R、 W、および B) をすべて監視します。

• R チャネルビートを収集して順序を変更し、 RLAST を受信すると完成したトランザクションを返します。

• B チャネル応答を収集して順序を変更し、 B チャネルを受信すると完成したトランザクションを返します。

• トランザクションベースのプロトコルチェック。



AXI VIP v1.1 72



書き込み応答/リアクションデータフロー図X-Ref Target - Figure D-9

図 D‐9:書き込み応答/リアクションデータフロー

GETBRESP

Assert BVALID

Response Channel Done

Response Accepted

B Back Pressure from Master

Response Channel Delay (Driver Property)

Response Delay (Transaction Property)

User Environment Receives Transaction and Fills in BRESP

Reactive Put to User Environment

AW Address Accepted

FIFO

FIFO

WLAST Beat Accepted

Wait for AW Command Accepted

Wait for WLAST Beat Accepted

awcmd_accept_event wlast_accept_event

X18593-040517



AXI VIP v1.1 73



書き込みトランザクションフロー

AXI スレーブ書き込みエージェントには次の 3 つのコンカレントトランザクションフローがあります。

• アドレスチャネルの処理

• データチャネルの処理

• 応答チャネルの生成

アドレスチャネルとデータチャネルの READY 応答はどちらもユーザー環境からは独立して設定されます。応答チャネル B のみがユーザー環境と通信しながら処理を進めます。トランザクションは、次の順で書き込みエージェントを通過します。

1. マスター書き込み応答ドライバーが、 get_next_item を使用してユーザー環境に対してブロッキング get を実行します。まだコマンドを受信していないため、ユーザー環境はマスターからコマンドを受信するまで待つ必要があります。

2. ユーザー環境が、 get_next_item を使用してドライバーのリアクティブポートに対してブロッキング get を実行します。

3. この時点でドライバーは WDATA および AWADDR からのビートを受信し、これらを保持構造体に格納できます。

4. スレーブドライバーは、完了した AWADDR フェーズおよび WDATA フェーズを受信した後に、リアクティブポートを介してコマンドオブジェクトをユーザー環境へ転送します。

5. ユーザー環境は、要求に対する応答を適切に判定し、完了したトランザクションをドライバーのリクエストポートに置きます。このトランザクションには次のものが含まれます。

° コマンド情報 – AWADDR、 AWLEN、 AWSIZE、 AWID など。ユーザー環境に初に渡されたコマンドからの情報。

° 応答によって制御されるタイミングと応答 – 応答遅延、 BRESP。

6. ドライバーはリクエストポートからトランザクションをポップして、応答インターフェイスの処理用のキューに置き、応答チャネルの遅延タイマーを開始します。応答チャネルの遅延タイマーがタイムアップする前に、複数のトランザクションが応答リストに存在している可能性があります。応答リストに複数のアイテムが存在する場合、ドライバーは次に送信されるべき応答を選択します。

7. BRESP を受信するとトランザクションが返されるように設定されている場合、スレーブドライバーは WDATA のビートを書き込み、ドライバーの応答ポートから送信します。

8. ユーザー環境が完了したトランザクションを受信します。 X-Ref Target - Figure D-10

図 D‐10:書き込みトランザクションフロー

Slave Write Channel Driver

User Environment

3

1

6

5

7

8

2

4

X18594-121316



AXI VIP v1.1 74



AWREADY のタイミングフロー

• AWREADY は AW および W チャネルから独立して生成されます。

• AWREADY の設定は、 AW および W ペイロードを転送するトランザクションとは異なるトランザクションまたは解析ポートから取得します。

• AWREADY の設定は、 AW/W チャネルとは非同期に変更できます。




AXI VIP v1.1 75




図 D‐11: AWREADY のタイミングフロー

Initialize Current AWREADY

Configuration

GET

Initial AWREADY Configuration

AWREADY Configuration

Process Current AWREADY

Configuration

Assert AWREADY

Address Accepted

AWREADY Configuration Queue If not empty, replace

current AWREADY configuration.

X18595-040517



AXI VIP v1.1 76



WREADY のタイミングフロー

• WREADY は AW および W チャネルから独立して生成されます。

• WREADY の設定は、 AW および W ペイロードを転送するトランザクションとは異なるトランザクションまたは解析ポートから取得します。

• WREADY の設定は、 AW/W チャネルとは非同期に変更できます。




AXI VIP v1.1 77




図 D‐12: WREADY のタイミングフロー

Initialize Current WREADY

Configuration

GET

Initial WREADY Configuration

WREADY Configuration

Process Current WREADY Configuration

Assert WREADY

Write Beat Accepted

WREADY Configuration Queue If not empty, replace

current WREADY configuration.

WLAST Asserted

Write Data Channel Done

No

X18596-040517



AXI VIP v1.1 78



読み出しデータ/リアクションデータタイミングフロー図X-Ref Target - Figure D-13

図 D‐13:読み出しデータ/リアクションフロー

GET

Assert RVALID

Read Data Channel Done

Last Read Beat Accepted

Data Insertion Delay (Transaction)

Data Inter-Beat Delay (Transaction)

User Environment Receives Transaction and Fills in RDATA/RRESP

Reactive Put to User Environment

AR Address Accepted

FIFO

Wait for AR Command Accepted

arcmd_accept_event

Data Channel Delay (Driver Property)

Read Beat Accepted Last Beat

R Back Pressure from Slave

Assert RLAST

Yes

X18597-040517



AXI VIP v1.1 79



読み出しトランザクションフロー

AXI スレーブ読み出しエージェントには次の 2 つのコンカレントトランザクションフローがあります。

• アドレスチャネルの処理

• データチャネルの処理

アドレスチャネルの READY 応答はユーザー環境から設定します。データチャネルはユーザー環境を使用してタイミングとペイロードを生成します。トランザクションは、次の順で読み出しエージェントを通過します。

1. マスター読み出し応答ドライバーが、 get_next_item を使用してユーザー環境に対してブロッキング get を実行します。まだコマンドを受信していないため、ユーザー環境はマスターからコマンドを受信するまで待つ必要があります。

2. ユーザー環境が、 get_next_item を使用してドライバーのリアクティブポートに対してブロッキング get を実行します。

3. スレーブドライバーが ARADDR コマンドを待ちます。

4. スレーブドライバーは、完了した ARADDR フェーズを受信した後に、リアクティブポートを介してコマンドオブジェクトをシーケンサーへ転送します。コマンド情報は、 ARADDR、 ARLEN、 ARSIZE、 ARID などのコマンド情報フィールドで構成されます。


° ペイロード – RDATA バイトアレイおよび RRESP アレイ

° スレーブによって制御されるタイミング – ビート間タイミングおよびデータ挿入遅延

6. ドライバーはリクエストポートからトランザクションをポップして処理用のキューに置き、インターフェイスに駆動します。このときシステムがアイドルなら、ドライバーはスレーブデータチャネルの遅延タイマーを開始します。

7. タイマーがタイムアップすると、ドライバーはビート単位でデータを処理し、インターフェイスで駆動します。複数のトランザクションが保留中で、スレーブが読み出しをサポートするように設定されている場合、保留中の複数トランザクションのビートをインターリーブします。

8. コマンドの後のビートを受信するとトランザクションがユーザー環境に返されるように設定されている場合、スレーブドライバーはそれを応答ポートから送信します。

9. ユーザー環境が完了したトランザクションを受信します。



AXI VIP v1.1 80



ARREADY のタイミングフロー

• ARREADY は AR チャネルから独立して生成されます。

• ARREADY の設定は、 AR ペイロードを転送するトランザクションとは異なるトランザクションまたは解析ポートから取得します。

• ARREADY の設定は、 AR チャネルとは非同期に変更できます。

• 各種タイミングオプションは、「設定可能な READY の遅延」を参照してください。 X-Ref Target - Figure D-14

図 D‐14: ARREADY のタイミングフロー

Initialize Current ARREADY

Configuration

GET

Initial ARREADY Configuration

ARREADY Configuration

Process Current ARREADY

Configuration

Assert ARREADY

Address Accepted

ARREADY Configuration Queue If not empty, replace

current ARREADY configuration.

X18598-040517



AXI VIP v1.1 81



AXI パススルーエージェント

AXI パススルー VIP をインスタンシエートするには、パススルーエージェントを宣言して作成する必要があります。axi_passthrough_agent クラスには、パススルー VIP を構成するほかのコンポーネントが含まれます。パススルー VIP はランタイムマスターモードとランタイムスレーブモードの切り替えが可能です。すなわちマスター読み出しドライバー、マスター書き込みドライバー、スレーブ読み出しドライバー、スレーブ書き込みドライバー、およびモニターが含まれます。

AXI マスター読み出しドライバー

axi_mst_agent の AXI マスター読み出しドライバーと同じ機能です。

AXI マスター書き込みドライバー

axi_mst_agent の AXI マスター書き込みドライバーと同じ機能です。

AXI スレーブ読み出しドライバー

axi_slv_agent の AXI スレーブ読み出しドライバーと同じ機能です。

AXI スレーブ書き込みドライバー

axi_slv_agent の AXI スレーブ書き込みドライバーと同じ機能です。

AXI モニター

マスター /スレーブエージェントのモニターと同じ機能です。


図 D‐15: AXI パススルー VIP エージェント

AXI Interface

Master Write Driver Master Read DriverAXI Monitor

Virtual Interface

User Environment

AXI Pass-Through Agent

Slave Write Driver Slave Read Driver

X18599-121316



AXI VIP v1.1 82



READY の生成

書き込みコマンドチャネル、書き込みデータチャネル、書き込み応答チャネル、読み出しコマンドチャネル、および読み出しデータチャネルの READY 信号は、ほかの属性から独立して生成されます。 READY の生成には axi_ready_gen クラスを使用します。

設定可能な READY の遅延

各チャネルの READY 信号には、特定の決まった挙動はありません。いつ、どれだけの期間 READY をアサートするかの要件は存在せず、電源投入直後に READY をアサートする必要があると定めた要件もありません。

READY 信号の制御は、各エージェントのドライバーで設定します。マスターの場合:

• RREADY

• BREADY

スレーブの場合:

• AWREADY

• ARREADY

• WREADY

READY 信号の生成を制御するために、 2 つの主要なコンフィギュレーションがあります。ただし、プログラミングモデルを簡略化するために、これらは異なるコンフィギュレーションとして示されることがあります。

表 D-2 に、設定可能な READY の遅延の説明を示します。

表 D‐2:設定可能な READY の遅延

メンバー名デフォルト範囲説明

use_variable_ranges FALSE 0 ～ 1

このプロパティを TRUE に設定した場合、 ready_gen クラスは設定した大値と小値の範囲内で high_time、 low_time、および event_count にランダムな値を生成します。

FALSE に設定した場合、 ready_gen は high_time、 low_time、および event_count にプログラムした値を使用します。

max_low_time 5 0 ～ 232 - 1low_time の値の制約に使用します。 low_time 制約の範囲の大値を指定します。

min_low_time 0 0 ～ 232 - 1low_time の値の制約に使用します。 low_time 制約の範囲の小値を指定します。

low_time 2 0 ～ 232 - 1 使用する場合、 *READY を Low に駆動するサイクル数を指定します。

max_high_time 5 0 ～ 232 - 1high_time の値の制約に使用します。 high_time 制約の範囲の大値を指定します。

min_high_time 0 0 ～ 232 - 1high_time の値の制約に使用します。 high_time 制約の範囲の小値を指定します。

high_time 5 0 ～ 232 - 1 使用する場合、 *READY を High に駆動するサイクル数を指定します。

max_event_count 1 1 ～ 232 - 1event_count の値の制約に使用します。 event_count 制約の範囲の大値を指定します。

min_event_count 1 1 ～ 232 - 1event_count の値の制約に使用します。 event_count 制約の範囲の小値を指定します。



AXI VIP v1.1 83



GEN_SINGLE/RAND_SINGLE (デフォルトのポリシー )

このポリシーが有効な場合、 *READY 信号は low_time サイクルの間 0 に駆動された後、このチャネルで 1 回のハンドシェイクが発生するまで 1 に駆動されます。このポリシーは、別のポリシーが適用されるまで繰り返されます。

event_count 1 0 ～ 232 - 1使用する場合、ポリシー終了までにサンプルするハンドシェイクの回数を指定します。

event_count_reset 2000 0 ～ 232 - 1 ウォッチドッグの待機時間を指定します。

表 D‐2:設定可能な READY の遅延 (続き)

メンバー名デフォルト範囲説明


図 D‐16: GEN_SINGLE/RAND_SINGLE

low_time

*READY

A B

high_time

*VALID

X18603-031517



AXI VIP v1.1 84



GEN_OSC/RAND_OSC – アサート後、一定のサイクル数が経過する間はアサート続行

このポリシーが有効な場合、 *READY 信号は low_time サイクルの間 0 に駆動された後、 high_time サイクルの間 1 に駆動されます。

注記:指定したサイクル数が経過するまで、 *READY はアサートされたままです。このポリシーは、別のポリシーが適用されるまで繰り返されます。

図 D-17 に示すように、イベント A が発生してから low_time ACLK の遅延の後に READY がアサートされます。high_time サイクルの ACLK が経過すると READY はディアサートされ、カウンターは A から再スタートします。

GEN_EVENTS/RAND_EVENTS – アサート後、一定回数のイベントが発生している間はアサート続行

このポリシーが有効な場合、 *READY 信号は low_time サイクルの間 0 に駆動された後、 event_count 回数のハンドシェイクが発生するまで 1 に駆動されます。

注記: event_cycle_count_reset サイクルが経過しても、プログラムしたイベント回数に達しない場合、内蔵のウォッチドッグタイマーがトリガーします。これにより、ポリシーのその部分は終了します。このポリシーは、別のポリシーが適用されるまで繰り返されます。

low_time の値の範囲は 0 ～ 256 サイクルです。READY は N 回のチャネル受信イベントが発生している間アサートされたままです (N は 1 ～ N ビート )。これにより、ある一定のサイクル数の後 READY をアサートして、無限にアサートしたままにすることも、一定回数のイベントが発生している間アサートすることもできます。

セルフドレイン FIFO をモデル化できるように、イベントサイクルカウントタイムによるリセット機能があります。これを使用すると、一定回数のイベントが発生した時点でイベントサイクルカウントタイムがタイムアップしていなければ READY をディアサートするように設定できます。この場合、イベントカウントはリセットされ、 READY はさらに N 回のイベントが発生している間アサートされたままです。

図 D-18 に示すように、イベント A が発生してから low_time ACLK の遅延の後に READY がアサートされます。イベント E1 ～ E4 の間アサートされたままで、イベント回数の条件が満たされるとディアサートされます。アルゴリズムは A から再スタートします。


図 D‐17: GEN_OSC/RAND_OSC

low_time

*READY

A B

high_time

X18601-031517



AXI VIP v1.1 85



GEN_AFTER_VALID_SINGLE/RAND_AFTER_VALID_SINGLE

このポリシーは、 *VALID のアサートが検出されると有効になります。このポリシーが有効になると、 *READY は low_time サイクルの間 Low に駆動されてからアサートされ、 1 回のハンドシェイクが検出されるとディアサートされます。このポリシーは、別のポリシーが適用されるまで繰り返されます。


図 D‐18: GEN_EVENTS/RAND_EVENTS

low_time

Event Counter

*READY

A E1 E2 E3 E4

X18600-031517


図 D‐19: GEN_AFTER_VALID_SINGLE/RAND_AFTER_VALID_SINGLE

low_time

*READY

A B

high_time

*VALID

X18603-031517



AXI VIP v1.1 86



GEN_AFTER_VALID_EVENTS/RAND_AFTER_VALID_EVENTS

このポリシーは、 *VALID のアサートが検出されると有効になります。このポリシーが有効になると、 *READY は low_time サイクルの間 Low に駆動されてから High にアサートされ、 event_count 回数のハンドシェイクを受信するか、または event_count_reset サイクルが経過するとディアサートされます。このポリシーは、別のポリシーが適用されるまで繰り返されます。


図 D‐20: GEN_AFTER_VALID_EVENTS/RAND_AFTER_VALID_EVENTS

delta1

Event Counter

*READY

A E1 E2 E3 E4

*VALID

X18602-121316



AXI VIP v1.1 87



GEN_AFTER_VALID_OSC/RAND_AFTER_VALID_OSC

このポリシーは、 *VALID のアサートが検出されると有効になります。このポリシーが有効になると、 *READY は Low for low_time サイクルの間 Low に駆動されてから high_time サイクルの間アサートされます。このポリシーは、別のポリシーが適用されるまで繰り返されます。

GEN_NO_BACKPRESSURE

このポリシーは、 ready 信号を生成してアサートしたままにします。ドライバーがポリシーの変更を検出するまでポリシーは変わりません。

GEN_AFTER_RANDOM

このポリシーは、 low_time、 high_time、および event_count を含む各種ポリシーをランダムに生成します。このポリシーを使用すると、 1 つのポリシーが終了後、次のポリシーがランダムに選択されます。

low_time、 high_time、および event_count の値は、それぞれの大値/ 小値のペアを使用して生成されます。


図 D‐21: GEN_AFTER_VALID_OSC/RAND_AFTER_VALID_OSC

low_time

*READY

A B

high_time

*VALID

X18603-031517



AXI VIP v1.1 88


付録 E

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

AXI VIP を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは AXI VIP に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

AXI VIP に関するマスターアンサー

AR: 68234




https://japan.xilinx.com/support/download.html




AXI VIP v1.1 89


付録 E:デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。





AXI VIP v1.1 90


付録 F

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Xilinx Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) を使用するとザイリンクスの資料、ビデオ、およびサポートリソースにアクセスして情報をフィルター、検索できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することでキーコンセプトを学び、よくある質問を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Xilinx Documentation Navigator の詳細は、ザイリンクスウェブサイトの Xilinx Documentation Navigator ページを参照してください。

注意: Xilinx Documentation Navigator からは、日本語版は参照できません。ウェブサイトのデザインハブページの一部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


AXI VIP v1.1 91


付録 F: その他のリソースおよび法的通知

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『ARM® AMBA® 4 AXI4, AXI4-Lite, and AXI4-Stream Protocol Assertions User Guide』 (DUI0534B)

2. ARM AMBA AXI 仕様のダウンロード方法は、 ARM AMBA仕様に記載されています。次の仕様書を参照してください。

° 『AMBA AXI4-Stream Protocol Specification』

° 『AMBA AXI Protocol v2.0 Specification』

3. 『Vivado Design Suite: AXI リファレンスガイド』 (UG1037: 英語版、日本語版)

4. 『AXI Protocol Checker LogiCORE™ IP 製品ガイド (PG101)

5. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

9. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

10. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

11. 『LogiCORE IP AXI Interconnect 製品ガイド』 (PG059)

12. ザイリンクス AXI VIP API の資料


https://developer.arm.com/docs/dui0534/b

http://infocenter.arm.com/help/index.jsp

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=j_ug1037-vivado-axi-reference-guide.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_protocol_checker;v=latest;d=pg101-axi-protocol-checker.pdf https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_protocol_checker;v=latest;d=pg101-axi-protocol-checker.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf



AXI VIP v1.1 92



改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 10 月 4 日 1.1 • 「IP の概要」に注記 6 を追加。

• 「AXI VIP のユーザーパラメーター」の表で SUPPORTS_NARROW、HAS_LOCK、 HAS_WSTRB、 HAS_BRESP、および HAS_RRESP の説明を更新。

• 「ザイリンクス固有のコンフィギュレーションチェックと説明」の表に ARESET_XCHECK と XILINX_AXI_ERRM_RESET_PULSE_WIDTH を追加。

• 「参考資料」の 1 (ARM 社資料) を更新。

• 「サンプルデザイン」の章の「概要」セクションを更新。

• 「テストベンチ」の章の「READY 信号の生成」セクションのコードを更新。

• 「テストベンチ」の章で「テストベンチの必須条件」セクションを更新、および「AXI スレーブ VIP のリアクティブポート」セクションを追加。

• 「設定可能な READY の遅延」のセクションに GEN_NO_BACKPRESSURE を追加。

• 「axi_vip_v1_1_top API」の付録を追加。

2017 年 6 月 7 日 1.0 • 「IP の概要」の表に注記 5 ～ 7 を追加。

• 「テストベンチ」の章の「複数のシミュレーションセット」セクションに説明を追加。

• 「テストベンチ」の章の「AXI パススルー VIP」セクションに typedef の説明を追加。

2017 年 4 月 5 日 1.0 初版



AXI VIP v1.1 93



お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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