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製品構造：シリコンモノリシック集積回路 耐放射線設計はしておりません

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LVDS インタフェース LSI

35bit LVDS レシーバ

5:35 デシリアライザー BU90R104

重要特性 電源電圧

動作周波数範囲

動作温度範囲

パッケージ TQFP64V

用途

フラットパネルディスプレイ

監視カメラ、デジタルカメラ

タブレット

2.30 to 3.60 V 8 to 112 MHz

-40 to +85

12.0mm×12.0mm×1.0mm

概要 BU90R104 は、8MHz～112MHz と幅広い動作周波数範囲で

ピクセルデータを伝送することが可能です。

最大で 5 チャンネルの LVDS シリアル・データストリーム

入力を 35bit の LVCMOS レベルのパラレルデータとして

出力します。

データを７倍速で高速シリアル伝送が可能なためケーブル

の本数を 1/3 以下に削減できます。

I/O 電源電圧は 2.3V から 3.6V まで対応しており、様々な

用途での使用が可能です。

特長 5 チャネルの LVDS シリアル・データストリーム入力を

35bit の LVCMOS レベルのパラレルデータとして出力

30bit RGB データ、5bit のタイミングデータと

コントロールデータを受信可能

クロック周波数 8M～112MHz の帯域幅を保証

コンスマー系ビデオ信号では、480i, 480P, 720P, 1080i 等

のフォーマットに対応

PC 系ビデオ信号では VGA, SVGA, XGA, SXGA 等の

フォーマットに対応

112MHz 動作時で、データ伝送量は LVDS 1 チャンネル

当たり 784Mbps、デバイス当たり 3.92Gbps

データ出力をクロックの立ち上がり/下がりのどちらかに同

期出力させる設定が可能

30bit LVDS 送信側には、BU8254KVT を使用することを推奨

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ブロック図

図 1. ブロック図

LVCMOS 出力

Sampling Clocks

PLL RCLK +/－

(8～112MHz) CLKOUT

RA +/－

RESERVE

PD

OE

R/F

LVDS 差動入力

RA6-RA0

7

+ －

+ －

RB +/－ RB6-RB0

7 +

－

RC +/－ RC6-RC0

7 + －

RD +/－ RD6-RD0

7 + －

RE +/－ RE6-RE0

7 + －

7

Serial to Parallel

Serial to Parallel

Serial to Parallel

Serial to Parallel

Serial to Parallel

LVCMOS 入力

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VD

D

RA

1

RA

0

RA

2

GN

D

RA

3

RA

4

RA

5

RA

6

RB

0

RB

1

VD

D

RB

2

RB

3

RB

4

RB

5

RB6

CLKOUT

GND

RC0

RC1

RC2

RC3

RC4

RC5

VDD

RC6

RD0

RD1

RD2

RD3

RD4

GN

D

RE

SE

RV

E

PD

OE

R/F

RE

6

RE

5

RE

4

VD

D

RE

3

RE

2

RE

1

RE

0

RD

6

RD

5

GN

D

RA-

PVDD

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16

64-Pin TQFP

(Top View)

RA+

RB-

RB+

PGND

RD-

RD+

RE-

RE+

LGND

RCLK+

RCLK-

RC-

RC+

LVDD

49

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

端子配置図

図 2. 端子配置図(Top View)

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端子説明

端子名 Pin No. I/O 説明

RA+, RA- 50,49 LVDS Input

RB+, RB- 52,51 LVDS Input

RC+, RC- 55,54 LVDS Input

RD+, RD- 60,59 LVDS Input

RE+, RE- 62,61 LVDS Input

LVDS の差動シリアルデータ入力端子です。 + : 差動ペアの+側入力です。 - : 差動ペアの-側入力です。

RCLK+, RCLK- 57,56 LVDS Input LVDS の差動クロック入力端子です。

RA6～RA0 40,41,42,43,45,46,47

Output

RB6～RB0 32,33,34,35,36,38,39

Output

RC6～RC0 22,24,25,26,27,28,29

Output

RD6～RD0 14,15,17,18,19,20,21

Output

RE6～RE0 6,7,8,10,11

,12,13 Output

LVCMOS レベルのデータ出力端子です。

RESERVE 2 Input リザーブ端子です。 通常動作時は Low を入力しなければなりません。

PD 3 Input

内部システムのパワーダウン入力端子です。 High : 通常動作です。 Low : 内部システムがパワーダウン・モードになり、 データ出力は Low に固定されます。

OE 4 Input

データ出力ドライバー用のパワーダウン入力端子です。 High : 出力可能です(通常動作)。 Low : 出力不可です (全ての出力端子はハイ・インピーダンスになります)。

R/F 5 Input 出力のクロック同期極性の設定入力端子です。 High : 出力はクロックの立ち上がりに同期出力。 Low : 出力はクロックの立ち下がりに同期出力。

VDD 9,23,37,48 Power 出力ドライバ及び内部ディジタルコアの電源です。 通常は 3.3V を入力します。

CLKOUT 31 Output LVCMOS レベルのクロック出力端子です。

GND 1,16,30,44 Ground 出力ドライバー及び内部ディジタルシステムの絶対 GND です。

LVDD 53 Power 内部 LVDS コアの電源です。

LGND 58 Ground 内部 LVDS コアの絶対 GND です。

PVDD 64 Power 内部 PLL コアの電源です。

PGND 63 Ground 内部 PLL コアの絶対 GND です。

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機能説明

PD R/F OE データ出力 (Rxn)

(Note1)

クロック出力

0 0 0 ハイ・インピーダンス ハイ・インピーダンス

0 0 1 全て Low 固定 Low 固定

0 1 0 ハイ・インピーダンス ハイ・インピーダンス

0 1 1 全て Low 固定 Low 固定

1 0 0 ハイ・インピーダンス ハイ・インピーダンス

1 0 1 データ出力 データ出力はクロックの立下りエッジに同期

1 1 0 ハイ・インピーダンス ハイ・インピーダンス

1 1 1 データ出力 データ出力がクロックの立上りエッジに同期

(Note1): Rxn

x = A,B,C,D,E

n = 0,1,2,3,4,5,6

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絶対最大定格

定格 項目 記号

最小 最大 単位

電源電圧 VDD -0.3 4.0 V

入力電圧 VIN -0.3 VDD+0.3 V

出力電圧 VOUT -0.3 VDD+0.3 V

保存温度範囲 Tstg -55 125

パッケージパワー

パッケージ 許容損失 PD(W)

軽減曲線 (Note2)

DERATING(W/)

0.7 0.007 TQFP64V

1.0(Note3)

0.01(Note3)

(Note2) 周囲温度 Ta > 25 時

(Note3) 基板実装時のパッケージパワー

基板サイズ : 70×70×1.6(mm3)

材質 : FR4 ガラエポ基板(銅箔面積 3%以下)

推奨動作条件

定格 項目 記号

最小 標準 最大 単位 条件

電源電圧 VDD 2.3 3.3 3.6 V VDD, LVDD, PVDD

許容電源ノイズ VNOZ - - 0.1 V

-40 - 85 クロック周波数 8～90MHz 時 動作温度範囲 TOPR

0 - 70 クロック周波数 90～112MHz 時

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DC 特性

表 1. LVCMOS DC 特性 (VDD=2.3～3.6V, Ta=-40～85)

規格値 項目 記号

最小 標準 最大 単位 条件

H レベル入力電圧 VIH VDD×0.8 - VDD V

L レベル入力電圧 VIL 0.0 - VDD×0.2 V

H レベル出力電圧 VOH VDD-0.5 - VDD V IOH=-4mA (data) IOH=-8mA (clock)

L レベル出力電圧 VOL 0.0 - 0.4 V IOL=4mA (data) IOL=8mA (clock)

入力電流 IINC - - ±10 µA 0V≦VIN≦VDD

表 2. LVDS レシーバ DC 特性 (VDD=2.3～3.6V, Ta=-40～85)

規格値 項目 記号

最小 標準 最大 単位 条件

差動入力電圧 H レベル スレッシュホールド

VTH - - 100 mV VOC=1.2V

差動入力電圧 L レベル スレッシュホールド

VTL -100 - - mV VOC=1.2V

入力電流 IINL - - ±25 µA VIN=2.4V / 0V VDD=3.6V

差動入力コモンモード電圧 VOC 0.8 1.2 1.6 V VID=200mV

差動入力振幅電圧 |VID| 100 600 mV

図 3. LVDS レシーバ DC 特性

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消費電流

規格値 項目 記号

標準 最大 単位 条件

レシーバ消費電流 (グレースケール・パターン)

IRCCG 52 - mA fCLKOUT=90MHz CL=8pF, VDD=3.3V

レシーバ消費電流 (ワーストケース・パターン)

IRCCW 95 - mA fCLKOUT=90MHz CL=8pF, VDD=3.3V

パワーダウン時消費電流 IRCCS - 10 µA PD=L, OE=L

グレースケール・パターン

図 4.グレースケール・パターン

ワーストケース・パターン(消費電流が最大となるパターン)

図 5.ワーストケース・パターン

CLKOUT

Rx0

Rx1

Rx2

Rx3

Rx4

Rx5

Rx6

x=A,B,C,D,E

CLKOUT

Rx0

Rx2

Rx3

Rx4

Rx5

Rx6

Rx1

x=A,B,C,D,E

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AC 特性

表 3. スイッチング特性(VDD= 2.3～3.6V, Ta=-40～85)

規格値 項目 記号

最小 標準 最大 単位

CLKOUT (出力クロック)周期 tRCP 8.93 - 125 ns

CLKOUT(出力クロック)”H”タイム tRCH - 0.5tRCP-1.0 - ns

CLKOUT(出力クロック)”L”タイム tRCL - 0.5tRCP-1.0 - ns

クロック・LVCMOS データ出力セットアップタイム tRS 0.5tRCP-1.4 - - ns

クロック・LVCMOS データ出力ホールドタイム tRH 0.23tRCP-1.0 - - ns

LVCMOS データ出力 立上り時間 tTLH - 1.0 2.0 ns

LVCMOS データ出力 立下り時間 tTHL - 1.0 2.0 ns

差動入力データの入力時間 0 tRIP1 -0.25 0.0 +0.25 ns

差動入力データの入力時間 1 tRIP0 7

tRCIP-0.25

7

tRCIP

7

tRCIP+0.25 ns

差動入力データの入力時間 2 tRIP6 27

tRCIP-0.25 2

7

tRCIP 2

7

tRCIP+0.25 ns

差動入力データの入力時間 3 tRIP5 37

tRCIP-0.25 3

7

tRCIP 3

7

tRCIP+0.25 ns

差動入力データの入力時間 4 tRIP4 47

tRCIP-0.25 4

7

tRCIP 4

7

tRCIP+0.25 ns

差動入力データの入力時間 5 tRIP3 57

tRCIP-0.25 5

7

tRCIP 5

7

tRCIP+0.25 ns

差動入力データの入力時間 6 tRIP2 67

tRCIP-0.25 6

7

tRCIP 6

7

tRCIP+0.25 ns

位相ロックループのセット時間 tRPLL - - 10.0 ms

入力クロック周期 tRCIP 8.93 - 125 ns

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AC タイミング

LVCMOS

図 6. LVCMOS 出力タイミング

位相ロックループのセット時間

図 7. 位相ロックループ・セット時間

CL =8pF

LVCMOS 出力負荷

LVCMOS 出力

Rxn

VDD/2 VDD/2 VDD/2 VDD/2

tRCP

tRCH tRCL

VDD/2

tRS tRH

CLKOUT

VDD/2

R/F=H

R/F=L

x=A,B,C,D,E n=0,1,2,3,4,5,6

3.0V

tRPLL

VDD

RCLK +/-

CLKOUT

PD VDD/2

VDD/2

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LVDS データ・クロック入力タイミング

図 8. LVDS データ・クロック入力タイミング

Next cycle Previous cycle Current cycle

RCLK + (Differential)

tRCIP

Vdiff=0V Vdiff=0V

RA+/- RA1 RA0 RA6 RA5 RA4 RA3 RA2 RA1 RA0 RA6 RA2 RA3

RB+/- RB1 RB0 RB6 RB5 RB4 RB3 RB2 RB1 RB0 RB6 RB2 RB3

RC+/- RC1 RC0 RC6 RC5 RC4 RC3 RC2 RC1 RC0 RC6 RC2 RC3

RD+/- RD1 RD0 RD6 RD5 RD4 RD3 RD2 RD1 RD0 RD6 RD2 RD3

RE+/- RE1 RE0 RE6 RE5 RE4 RE3 RE2 RE1 RE0 RE6 RE2 RE3

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LVDS データ・クロック入力と LVCMOS 出力タイミング

図 9. LVDS データ・クロック入力と LVCMOS 出力タイミング

RA+/-

RCLK+/-

RA6

LVDS 入力

RB+/-

RC+/-

RD+/-

RE+/-

RA5 RA4 RA3 RA2 RA1 RA0

RB6 RB5 RB4 RB3 RB2 RB1 RB0

RC6 RC5 RC4 RC3 RC2 RC1 RC0

RD6 RD5 RD4 RD3 RD2 RD1 RD0

RE6 RE5 RE4 RE3 RE2 RE1 RE0

RE0～6 VALID

LVCMOS 出力

VALID

VALID

VALID

VALID

VALID

VALID

VALID

VALID

VALID

CLKOUT

RA0～6

CLKOUT

RB0～6

RC0～6

(R/F=L)

(R/F=H)

RD0～6

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パワーオンリセットについて

本製品はパワーオンリセットを必須とはしません。

(パワーオンリセットを使用しない場合、PD = High に設定してください)

図 10. Power On Reset を使用しない場合の PD 端子処理

ただし、確実なロジック初期化のためには Power on Reset を推奨します。

その場合、考えられる方法として以下の２つが挙げられます。

① CR の時定数を用いる。

② 専用の外付け IC を用いる。

いずれにしてもアプリケーション全体を考慮しながら十分な検討をしていただきますようお願い致します。

図 11. CR 時定数を用いた Power On Reset

図 12. 専用の IC を用いた Power On Reset

BU90R104

PD

VDD

左の時定数で td はおよそ 20ms となります。

td

VDD

内部リセット 2.2µF

PD

PD

10KΩ

220Ω

V T +

V DD V DD

ショットキー・

バリア・ダイオード

コンデンサの温特にはくれぐれも注意願います

B 特性セラミックや機能性高分子アルミ電解を推奨します。

検出電圧 VDD

内部リセット

PD

td

V T +

B 特性

セラミックコンデンサ

PD

VDD

VOUT

パワーオン IC (オープン・ドレイン出力)

GND

220kΩ

0.1µF

VDD VDD

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応用回路例

10bit LVCMOS Level 入力, LVCMOS レベル出力時

例:

BU8254KVT : LVCMOS レベル入力/立ち下がりでラッチ/LVDS 350mV 出力

BU90R104 : LVCMOS レベル出力/立ち下がり同期出力

（Note4）推奨部品

F.Bead : BLM18A-シリーズ (株式会社 村田製作所)

（Note5） RS pin=VDDの場合 LVDS のスイング幅は 350mV です。

RS pin=GND の場合 LVDS のスイング幅は 200mV です。

図 13. 応用回路例 (10bit LVCMOS Level 入力, LVCMOS レベル出力時)

未使用の差動入力端子に関して

もし未使用の差動入力端子がある場合、入力は+/-端子とも GND に接続してください。

その場合、LVCMOS 出力としては High が出力されます。

VDD

GND

0.1uF

LVDS VDD

0.01uF

0.1uF0.01uF

CLKIN

VDD F.Bead

CLKIN

BU8254KVT

TA0R4TA1R5TA2R6TA3R7TA4R8TA5R9TA6G4TB0G5TB1G6TB2G7TB3G8TB4G9TB5B4TB6B5TC0B6TC1B7TC2B8TC3B9TC4HSYNCTC5VSYNCTC6DETD0R2TD1R3TD2G2TD3G3TD4B2TD5B3TD6TE0R0TE1R1TE2G0TE3G1TE4B0TE5B1TE6

XRSTXRSTVDD

RS

R/F

(Note5)

LVDS GND

PLL VDD

PLL GND0.1uF

0.01uF

TAN

TAP

TBN

TBP

TCN

TCP

TCLKN

TCLKP

TDN

TDP

TEN

TEP

PCB(Transmitter) PCB(Receiver)

100Ω

100Ω

100Ω

100Ω

100Ω

100Ω

RA-

RA+

RB-

RB+

RC-

RC+

RCLK-

RCLK+

RD-

RD

+

RE-

RE+

100Ωtwist

pair Cable or

PCB trace

0.1uF

0.01uF

0.1uF

0.01uF

LVDD

LGND

PVDD

PGND

F.Bead

B90R104

VDD

GND 0.1uF0.01uF

VDD

CLKOUTR4R5R6R7R8R9G4G5G6G7G8G9B4B5B6B7B8B9HSYNCVSYNCDER2R3G2G3B2B3

R0R1G0G1B0B1

CLKOUTRA0RA1RA2RA3RA4RA5RA6RB0RB1RB2RB3RB4RB5RB6RC0RC1RC2RC3RC4RC5RC6RD0RD1RD2RD3RD4RD5RD6RE0RE1RE2RE3RE4RE5RE6

PD

DK

R/F

OPEN

OPEN

PDOE OE

0.1uF

(Note4) (Note4)

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応用回路例(続き)

10bit 小振幅入力,LVCMOS レベル出力時

例:

BU8254KVT : LVCMOS レベル 入力/立ち下がりでラッチ/LVDS 350mV 出力

BU90R104 : LVCMOS レベル 出力/立ち下がり同期出力

(Note6) 推奨部品

F.Bead : BLM18A-シリーズ (株式会社 村田製作所)

(Note7) RS ピンに入力信号の半分の電圧を入力したい場合、RS ピンの近くにバイパスコンデンサーを置くことを推奨します。

例 1.8V スイングの信号を入力したい場合:(R1,R2)=(15kΩ,5.6kΩ)

図 14. 応用回路例 (10bit 小振幅入力,LVCMOS レベル出力時)

この文書の扱いについて

この文書の日本語版が、正式な仕様書です。この文書の翻訳版は、正式な仕様書を読むための参考として下さい。

なお、相違が生じた場合は、正式な仕様書を優先してください。

V D D

G N D

0 .1uF

LV D S

V D D

0.01 uF

0 .1uF0 .01 uF

C LK IN

V D DF .B ead

C LK IN

B U 8254 K V T

T A 0R 4T A 1R 5T A 2R 6T A 3R 7T A 4R 8T A 5R 9T A 6G 4T B 0G 5T B 1G 6T B 2G 7T B 3G 8T B 4G 9T B 5B 4T B 6B 5T C 0B 6T C 1B 7T C 2B 8T C 3B 9T C 4H S Y N CT C 5V S Y N CT C 6D ET D 0R 2T D 1R 3T D 2G 2T D 3G 3T D 4B 2T D 5B 3T D 6T E 0R 0T E 1R 1T E 2G 0T E 3G 1T E 4B 0T E 5B 1T E 6

X R S TX R S T

*4R S

R /F

(N o te 7 )

LV D S

G N D

P LL V D D

P LL G N D0.1 uF

0 .01 uF

T A N

T A P

T B N

T B P

T C N

T C P

T C LK N

T C LK P

T D N

T D P

T E N

T E P

P C B (T ransm itte r ) P C B (R ece ive r)

100Ω

100Ω

100Ω

100Ω

100Ω

100Ω

R A -

R A +

R B -

R B +

R C -

R C +

R C L K -

R C L K +

R D -

R D +

R E -

R E +

1 00Ω tw is t

p a ir C a b le o r

P C B tra ce

0 .1 uF

0 .01 uF

0 .1 uF

0 .01 uF

LV D D

LG N D

P V D D

P G N D

F .B ead

B U 9 0R 1 04

V D D

G N D 0 .1uF

0 .01 uF

V D D

C LK O U TR 4R 5R 6R 7R 8R 9G 4G 5G 6G 7G 8G 9B 4B 5B 6B 7B 8B 9H S Y N CV S Y N CD ER 2R 3G 2G 3B 2B 3

R 0R 1G 0G 1B 0B 1

P D

C L K O U TR A 0R A 1R A 2R A 3R A 4R A 5R A 6R B 0R B 1R B 2R B 3R B 4R B 5R B 6R C 0R C 1R C 2R C 3R C 4R C 5R C 6R D 0R D 1R D 2R D 3R D 4R D 5R D 6R E 0R E 1R E 2R E 3R E 4R E 5R E 6

D K

R /F

O P E N

O P E N

P DO E O E

(N o te6 ) (N o te 6 )

RS pin.

15k

VDD

R1

R2 C1=0.1µF 5.6k

Datasheet

16/18

TSZ02201-0L2L0H500030-1-1

© 2011 ROHM Co., Ltd. All rights reserved. 2015.02.27 Rev.002

www.rohm.co.jp

TSZ22111・15・001

BU90R104

使用上の注意

1)本製品は、耐放射線設計はしておりません。

2)本製品は、特定の機器・装置用として特別に設計された専用品としてみなされるため、その機器・装置が外為法に定める

規制貨物に該当するか否かを判断していただく必要があります。

Datasheet

17/18

TSZ02201-0L2L0H500030-1-1

© 2011 ROHM Co., Ltd. All rights reserved. 2015.02.27 Rev.002

www.rohm.co.jp

TSZ22111・15・001

BU90R104

発注形名セレクション

B U 9 0 R 1 0 4 - E 2

ローム形名

品番

90R104

パッケージ

TQFP64V

包装、フォーミング仕様

E2: リール状エンボステーピング

標印図

TQFP64 (TOP VIEW)

B U 9 0 R 1 0 4

Part Number Marking

LOT Number

1PIN MARK

Datasheet

18/18

TSZ02201-0L2L0H500030-1-1

© 2011 ROHM Co., Ltd. All rights reserved. 2015.02.27 Rev.002

www.rohm.co.jp

TSZ22111・15・001

BU90R104

外形寸法図と包装・フォーミング仕様

Package Name TQFP64V

Notice-GE Rev.004© 2013 ROHM Co., Ltd. All rights reserved.

1. AV OA

(Note 1)

(Note 1)

USA EU

CLASS CLASS

CLASS b

CLASS CLASS

2.

3.

Cl2 H2S NH3 SO2 NO2

(

)

4.

5.

6.

7. (Pd) (Ta)

8.

9.

1.

2.

Notice-GE Rev.004© 2013 ROHM Co., Ltd. All rights reserved.

1.

2.

1.

Cl2 H2S NH3 SO2 NO2

2.

3.

4.

QR QR

1.

2.

1.

2.

3.

4.

DatasheetDatasheet

Notice – WE Rev.001© 2015 ROHM Co., Ltd. All rights reserved.

一般的な注意事項 1. 本製品をご使用になる前に、本資料をよく読み、その内容を十分に理解されるようお願い致します。本資料に記載

される注意事項に反して本製品をご使用されたことによって生じた不具合、故障及び事故に関し、ロームは一切

その責任を負いませんのでご注意願います。

2. 本資料に記載の内容は、本資料発行時点のものであり、予告なく変更することがあります。本製品のご購入及び

ご使用に際しては、事前にローム営業窓口で最新の情報をご確認ください。

3. ロームは本資料に記載されている情報は誤りがないことを保証するものではありません。万が一、本資料に記載された

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