卒 業 論 文

0.5Ｖで動作する差動増幅回路の提案

北見工業大学工学部電気電子工学科

集積システム研究室

氏名 川村 健太

2017 年 2月 22日

i

目次

はじめに ................................................................................................................. 3

背景と目的 ................................................................................................................ 3

本論文の構成 ............................................................................................................ 3

提案する差動増幅回路とその解析 ..................................................................... 4

提案する差動回路の回路構成 ................................................................................ 4

基板バイアス効果 .................................................................................................... 5

ゲート入力とバックゲート入力 ............................................................................ 5

共通ドレイン電圧 VCM ............................................................................................ 6

2.4.1 入力電圧の対称分解 ......................................................................................... 7

2.4.2 閾値電圧の対称分解 ......................................................................................... 7

2.4.3 閾値電圧と共通ドレイン電圧 VCMの関係 .................................................... 8

設計回路のシミュレーション・試作による検討 ............................................. 9

電流源回路の検討 .................................................................................................... 9

3.1.1 PMOS 電流源を用いる場合 .............................................................................. 9

3.1.2 LTspiceを用いた|ΔIQ/IQ| の具体的な計算 ..................................................... 10

3.1.2.1 理想電流源 ................................................................................................ 10

3.1.2.2 抵抗負荷 .................................................................................................... 10

負荷回路の検討 ...................................................................................................... 10

3.2.1 抵抗負荷の場合 ............................................................................................... 11

3.2.1.1 LTspice によるシミュレーション ............................................................ 11

3.2.1.2 TC4007 インバータを構成する NMOS,PMOS の閾値電圧の実測 ...... 12

3.2.1.3 TC4007 インバータを用いた提案差動対の実測 ................................... 16

3.2.2 電流源負荷の場合 ........................................................................................... 20

3.2.2.1 LTspice によるシミュレーション ............................................................ 20

3.2.2.2 PMOS 電流源負荷を用いた直流測定 ..................................................... 21

3.2.2.3 電流源を用いた試作回路の実測 ............................................................ 23

結論 ....................................................................................................................... 26

付録 A Rohm 社の 0.18µmCMOS プロセスを用いた設計 ......................................... 29

A.1出力の同相電圧を制御する抵抗の構成について .............................................. 29

A.2 MOS の ON 抵抗を用いた構成 ......................................................................... 29

A.3チャネル長変調効果 .............................................................................................. 30

A.4 レイアウトで作成した回路の周波数特性 ......................................................... 31

付録 B 試作回路の配線 ................................................................................................. 32

B.1 NMOS カレントミラー回路の配線 ................................................................... 32

2

B.2 PMOS 電流源負荷回路の配線 ............................................................................ 33

謝辞 ..................................................................................................................................... 27

参考文献 ............................................................................................................................. 28

3

はじめに

背景と目的

LSIの微細化が進み，電源電圧が低下し続けている．アナログ回路は電源電圧を低

下させると出力のスイングレンジがそのまま減少するなど低電源電圧化に対応し

づらい面がある．低電源電圧で動作する差動回路が研究されており，なかでも 0.5V

で動作する回路(4が注目されている．この回路の原型は従来の差動対のテール電流

源を取り去ったもので，トランジスタが 2段積みで構成できるため，0.5 Vの電源

電圧で動作が可能であるが，この回路自身には同相抑圧機能がないため，出力側か

ら同相負帰還を掛けて，全体として差動増幅器の機能を実現している．この際，同

相出力成分を検出するために抵抗器を用いているので，大きな電圧利得を得るのが

難しい．そこで，これを解決するために，正帰還を導入して見かけ上，負荷抵抗を

大きな値にしている．

本研究の目指すところは上記と同じく，0.5 Vの電源電圧で動作可能な差動増幅

回路を実現する事であるが，安定性に問題のある正帰還を導入せず出力同相電圧を

取り出して出力の NMOS へ負帰還をかけ同相利得を下げる差動増幅回路を実現す

ることを試みた．

本論文の構成

2章では，提案する差動増幅回路の入力部分の解析について述べる

3章では，提案差動対について試作回路・シミュレーション回路で動作した結果

と比較について述べる．

第 4章では，Rohm 社 0.18 µm CMOS プロセスのモデルを用いた設計について 3

章の検討を踏まえMOS トランジスタの寸法の設定，出力のバイアス抵抗の構成に

ついて述べる．

第 5章では，結論として研究結果のまとめを述べる．

4

提案する差動増幅回路とその解析

提案する差動回路の回路構成(1

図 1(b)が提案する差動対の入力部分の回路図である．

図 1(a)は従来の差動対の回路であるが，テール電流源である IQは MOS を使って作

成する必要があり入力部分の NMOS の上段に負荷として PMOS 用いる場合，3 段

積みの回路にならざるを得ない．例えばテール電流源 IQ のオーバードライブ電圧

を 0.2 V，図 1(a)のM1‐M2 , M3‐M4 を飽和領域で動作させるための電圧を 0.4 V，

とすると電源電圧を 1 V以下に下げられない．

本研究で提案する回路では電流源を取り除いた 2 段積みの回路を基本的な回路

構成としている．図 2.1.1(b)の回路ではソースをグラウンドに接続しているため電

流源をどこに置くか問題になる．そこで図 2.1.1(b)のように M1-M1´と M2-M2´の

バックゲートから信号を入力するようにしている．この方法であれば Vin+ と Vin

が異なっても理想的には ID1 + ID2 = IQを保つことができるので M1 と M2のペアは

差動増幅器として動作する．

さらに，この方法ではバックゲートを順バイアスすることになるが，基板バイア

ス効果によって閾値電圧が低下するので電流源を MOS で作成する場合に VDS が

オーバードライブ電圧により近く出来，それによって出力電圧を 0 V～電源電圧付

近までスイングできるなど，低電圧化にとって都合が良い．また，入力電圧をソー

ス‐バックゲート間の pn 接合が導通する電圧以下に制限すれば電源からゲートへ

導通して電流が流れる恐れはない．よって，本報告では図 1(b)の回路構成について

検討する．

(a) (b)

図 2.1.1 (a)通常の差動対，(b)提案する差動対の基本構成

5

基板バイアス効果 3)

通常，NMOS のソースは最低電位に，PMOS のソースは最高電位に接続される

ので，基板端子はその MOS 自身のソースに接続されることが殆どである．

基板電位がソース電位より高い電位にあるとき，基板電位にかける正の電位に比

例してより多くの負電荷が基板の反転層に引き寄せられて，より多くの正の電荷が

後に残る．すなわち図 2.2.2 に示すように空乏層の幅は狭くなる．こうして基板電

位がプラスに大きくなるとゲート酸化膜直下の総電荷量 Qdは減少して，閾値電圧

Vth は低くなる．この効果を“基板バイアス効果”あるいは“バックゲート効果”

と呼ぶ．

図 2.2.2 基板電位による空乏層電荷の変化

基板バイアス効果は次式で与えられる．

FSBFth0th Φ2VΦ2γVV (2.2.1)

は基板バイアス効果係数と呼ばれ，デバイス固有の値．VSB はソース‐基板間電

圧．Vth0は基板電位が 0 Vの時の閾値電圧．Fは不純物半導体のフェルミ準位と真

性フェルミ準位の電位差である．

ゲート入力とバックゲート入力

飽和領域で動作する MOSFET の電流値は，ゲート‐ソース間のオーバードライブ

電圧 VgsVth で決まるのでデバイスが入力電圧をどれだけ出力電流に変換できるか

を示す性能指標を定義できる．これを“トランスコンダクタンス”と呼び gmで表

す．

gmは次式で与えられる．

6

thgs2 VVL

WKgm

(2.3.1)

基板電位が変わると閾値電圧が変わり，ゲート－ソース間のオーバードライブ電圧

も変化する．ゲートとドレイン端子に一定の電圧を与えた条件で基板電位を変える

と，ドレイン電流が変化する．つまり基板は第 2のゲートのように機能する．

トランジスタが飽和領域で動作することを仮定するとバックゲートトランスコン

ダクタンス gmbは次式で定義される．

SBF

mbΦ22

γ-2

VVV

L

WKg thgs (2.3.2)

(2.2.1), (2.3.2)を比較してみると，ゲート入力である(1)式が入力電圧の一次関数で比

例しているのに対して基板入力である(2.3.2)式は入力電圧として順バイアスをか

けても VSB が大きくなるほど分母がゆるやかな単調減少をするだけで同じ入力電

圧でも gmbの値は小さい．つまり，同じ入力電圧に対して基板入力は利得が稼ぎに

くいという特徴がある．

共通ドレイン電圧 VCM

バックゲート入力部分はカレントミラー回路で構成されているので

M1´, M2´と電流源から構成される部分について動作の説明をする．

図 2.4.1 中点電位 VCMを解析するための回路図

全てのMOS が 5極管動作しており，チャネル長変調効果を無視した場合のドレイ

ン電流の 2乗特性の式は次のようになる．

QD2D1 III (2.4.1)

7

2

th2CM2D

2

th1CMD1 , VVKIVVKI (2.4.2)

VCMは共通ドレインの電圧，K はM1´，M2´のトランスコンダクタンス係数である．

Vth1，Vth2はそれぞれ M1´とM2´の閾値電圧である．

このとき，入力電圧 Vin+，Vin- はバックゲートに印加されるので，ID1，ID2は基板

バイアス効果によって次の式(3)，(4)によって与えられる Vth1，Vth2の変化を通じて

制御される．

FinFT0th1 Φ2Φ2γV VV (2.4.3)

FinFT0th2 Φ2Φ2γV VV (2.4.4)

ここで，VT0は基板バイアス電圧がゼロのときの閾値電圧，は基板バイアス効果

係数である．

2.4.1 入力電圧の対称分解

入力電圧に対する出力電流の変化を調べるため入力信号を同相成分 VinCMと差動成

分ΔVinに分解する

ininininin

inCM ,2

VVVVV

V (2.4.1.1)

すると，これらを用いて元の入力信号は逆に

2,

2

ininCMin

ininCMin

VVV

VVV

(2.4.1.2)

と表せる．

2.4.2 閾値電圧の対称分解

入力電圧の差動成分と同相成分によって，M1´とM2´の閾値電圧が変化するのでそ

れらも差動成分と同相成分に分解する．

th21thth

2th1th

thCM2

VVVVV

V

, (2.4.2.1)

ここで VthCMとΔVthは，いずれも Vin+と Vin，あるいは VinCMとΔVinの関数である．

式(7)より Vth1，Vth2は次のように表せる．

8

22

th

thCMth

th

thCM1th

VVV

VVV

, (2.4.2.2)

次に VthCMとΔVthを入力信号の同相成分と差動成分で表すと次式を得る．

F

ininCMF

ininCMF

T0thCM Φ2γ2

22Φ

22Φ

γV

VV

VV

V (2.4.2.3)

22Φ

22Φγ in

inCMFin

inCMFth

VV

VVV (2.4.2.4)

2.4.3 閾値電圧と共通ドレイン電圧 VCMの関係

ダイオード接続された M1´と M2´を並列接続したものに電流源から電流 IQが供給

されているので，M1´とM2´の共通ドレイン電位 VCMはバックゲートへの入力電圧

によって変化する．その依存性を求める．

式(1)に式(7)を代入して書き直すと

Q

2

th

thCMCM

2

th

thCMCM22

IV

VVKV

VVK

(2.4.3.1)

を得る．この 2次方程式を VCMについて解き，不適な解を捨てると次式を得る．

2

thQ

thCMCM22

V

K

IVV (2.4.3.2)

これは頂点が VthCMにある上に凸の放物線状のカーブである．

式(2.4.3.2)の意味するのは，入力電圧の差動成分が共通ドレイン電圧 VCMに影響

を与える，差動→同相変換が存在するという事である．逆に，入力電圧の同相成分

が変動しても出力電流 ID1，ID2は変化しないことも回路の対称性から明らかである．

9

設計回路のシミュレーション・試作に

よる検討

電流源回路の検討

通常の差動対では入力電圧の同相成分 VinCM が変動すると変動分ΔVinCM がそのま

ま共通ソースに接続される電流源トランジスタの VDS の変動になるので高い同相

抑圧比を得るためには電流源トランジスタの出力抵抗をできるだけ大きくしなけ

ればならない．

これに対して，提案した差動対では，VinCM の変動の影響を直接被るのは入力側

のトランジスタ M1 と M2 であり，高 CMRR のためにはこれらの出力抵抗が高い

必要があるものの，カレントミラーの参照電圧発生側である M1´と M2´はダイオー

ド接続されているため，インピーダンスが低く，さらにその VDSは VinCMの影響を

閾値電圧の変化として間接的に受け取る．したがって，M1´とM2´を駆動している

電流源 IQの内部抵抗の影響は通常の差動対における電流源と比べると軽減される．

3.1.1 PMOS電流源を用いる場合

電流源の内部抵抗の影響の軽減度合を定量的に求める．

ダイオード接続された M1´，M2´のインピーダンスはどちらか一つ分では

2

thCMCMD1 VVKI (3.1.1.1)

を解くことによって得られ，線形近似では

1

CM

D1out

V

Ir (3.1.1.2)

と書ける．VthCMを一定値と考えると

CM

CM

D1 2KVV

I

(3.1.1.3)

であり，2個並列の全体のインピーダンスを RCMとすれば

CM

CM4

1

KVR (3.1.1.4)

10

を得る．電流源 IQの内部抵抗を RIQとすると RCM = 0 でないことによる電流の誤差

ΔIQは分流比から

Q

Q

CM

CM

CM

CM

Q

Q

I

II

RRR

R

RR

R

I

I

Q

(3.1.1.5)

となり，これがそのまま M1 , M2にコピーされて同相電流の変動になる．したがっ

て，たとえば|IQ/IQ|<1 %が必要であれば，RIQ>100×RCM に設定する必要がある．

3.1.2 LTspiceを用いた|ΔIQ/IQ| の具体的な計算

3.1.2.1 理想電流源

具体的な RCMの値としては，チャネル寸法 L，Wと電流 IQに依存して変化するの

で，BSIM の TSMC0.18m CMOS プロセスのモデルパラメータ 5)を用いてシミュ

レーションで調べる．図.2と同じ回路構成で，ゲートの寸法を L=0.2 µm,W=50 µm，

バックゲートから Vin+ = Vin = 0.25 Vの順バイアスをかけたとき共通ドレイン電位

VCMは約 326 mVしかないので十分に飽和領域に入っていないが， |ΔIQ/IQ| ≒10-5

と十分同相電流の変動を抑えられるので大きな同相抑圧を得たい場合は理想電流

源を用いるのが適切である．

3.1.2.2 抵抗負荷

PMOS 電流源の代わりに抵抗を使う場合を検討する．抵抗を用いる場合だと PMOS

電流源のように少なくとも飽和領域で動作させるための最低電圧という制約がな

いので低電源電圧の場合でも利用できる．理想電流源を用いてバックゲートから

NMOSに 0.25 V順バイアスすると共通ドレイン電圧 VCMが 0.32 V付近にあること

が分かったので駆動電流を IQ=10 µAとした場合，RQは 18 kとなる．このとき RCM|

≒9.2 kだったのでIQ/IQ| = 0.34 程度にとどまるが，負荷回路にカレントミラー回

路を用いるとさらに同相抑圧が期待できる．

負荷回路の検討

提案した折り返し差動増幅器の負荷を抵抗にする場合は，次のような設計上の制

約が考えられる．

11

3.2.1 抵抗負荷の場合 1)

(1) MOS の小信号差動利得 Gmは DI に比例するが，負荷抵抗における電圧降下

は IQに比例するので電圧利得を稼ぐために動作電流をむやみに増加出来ない．

(2) 提案した差動対では入力をバックゲートから入力するためトランスコンダク

タンス gmbが低く，電源電圧が低いため，大きな抵抗値を使用すると NMOS が飽

和領域で動作しなくなる．以上より，抵抗負荷では大きな利得を得ることは困難で

あると考えられるが，現実的にどれくらいの利得が得られるか，シミュレーション

によって調べておく．

3.2.1.1 LTspice によるシミュレーション

BSIMの TSMCNのモデルパラメータを用いて図 3.2.1.1.1の回路で直流シミュレー

ションを行った．トランジスタの寸法はチャネル長変調効果を考慮して L=2 µm と

し時動作電流が 10 µA 流れるよう設定した．

図 3.2.1.1.1 LTspiceで直流シミュレーションを行った回路図

シミュレーション条件

電源電圧 VDD = 0.5 V

入力電圧 Vin+ = 0 ~ 0.5 V , Vin = 0.5 ~ 0 V

負荷抵抗 R1 = 18 k , R2 = R3 = 50 k

動作電流 IQ = 10 µA

トランジスタの寸法 L=2 µm , W=500 µm

12

図 3.2.1.1.2 LTspiceを用いた直流シミュレーションの出力結果

図 3.2.1.1.2 のシミュレーション結果より差動入力電圧に応じて共通ドレイン電位

が変化している．直流の差動入力によって差動出力が得られた．しかし，差動出力

電圧を見ると，最大でも 1倍程度の利得しか得られておらず，高い利得を得る目的

で用いるには不十分である．図 3.2.1.1.1の抵抗負荷の構成を電流源負荷に変更した

回路のシミュレーション・実測による結果の検討と比較を 3.2.2.1 節以降に記述し

た．

3.2.1.2 TC4007 インバータを構成する NMOS,PMOS の閾値

電圧の実測

提案する差動対の特性を確認するため，CMOS 標準ロジック TC4007UBP に含まれ

る NMOS を用いて作成した差動対の実測を行った．TC4007UBP には CMOS イン

バータが 1パッケージあたり 3個含まれているがそのうち 2個はインバータを構成

する PMOS と NMOSが独立に使えるようになっている．これらの NMOS のバック

ゲートは NMOS 同士，PMOS 同士が接続されて引き出されているので提案回路の

0

0.1

0.2

0.3

0.4

0.5

0 0.1 0.2 0.3 0.4 0.5

Vout+,Vout-[V]

Vin+,Vin-[V]

差動対直流シミュレーション

V(out1+)

V(out1-)

V(vcm1)

13

基本構成に不都合なく用いることが出来る．

差動対の特性を測る前に NMOS と PMOS の閾値電圧と，バイアス点(VBS=0.25 V)

での閾値電圧を図3.2.1.2.1の回路図で実測した結果を図3.2.1.2.2 ~ 3.2.1.2.5に示す．

測定方法はドレイン‐ソース間電圧を固定しゲート‐ソース間電圧をドレイン電

流のルートが線形近似できる適当な範囲で動かす．測定結果を√Id‐VGSグラフに

プロットする．近似直線とゲート・ソース間電圧軸の交点を閾値電圧とした．

図 3.2.1.2.1 Vth測定に用いた回路図

測定条件

ドレイン‐ソース間電圧：VDS = 2 V

バックゲート入力：VBS = 0 , 0.25 V

ゲート‐ソース間電圧：VGS = 1.67~1.72 V , 1.27~1.33 V , 1.465~1.565 V , 1.375~1.475

V

測定装置

TR6143(ADVANTEST)×2 , PA -18-2A(KENWOOD) , 34410A(Agilent)

14

図 3.2.1.2.2 NMOS の閾値電圧の測定結果(VBS=0 V)

図 3.2.1.2.3 NMOS の閾値電圧の測定結果(VBS=0.25 V)

y = 12.725x - 19.191

0

1

2

3

1.247 1.447 1.647

√Id[m

A^(1/2)]

ゲート‐ソース間電圧[V]

NMOSのVth測定

√Id[mA^(1/2)]

近似区間1.67～1.72

線形 (近似区間

1.67～1.72)

Vth≒1.5[V]

y = 11.182x - 12.328

0

0.5

1

1.5

2

2.5

0.8 1 1.2

√Id[m

A^(1/2)]

ゲート‐ソース間電圧[V]

NMOSのバイアス点の閾値電圧測定

√Id[mA^(1/2)]

近似区間1.27～1.33

線形 (近似区間

1.27～1.33)

Vth≒1.1[V]

15

図 3.2.1.2.4 PMOS の閾値電圧の測定結果(VBS=0 V)

図 3.2.1.2.5 PMOS の閾値電圧の測定結果(VBS=0.25 V)

y = 17.388x - 23.311

0

0.5

1

1.5

2

2.5

3

3.5

4

1.17 1.27 1.37 1.47

√Id[m

A^(1/2)]

ゲート‐ソース間電圧[V]

PMOSのVth測定

√Id[mA^(1/2)]

近似区間1.465～1.565

線形 (近似区間1.465

～1.565)

Vth≒1.3[V]

y = 17.143x - 20.547

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5

0.954 1.154 1.354

√Id[m

A^(1/2)]

ゲート‐ソース間電圧[V]

PMOSの閾値電圧の測定

√Id[mA^(1/2)]

近似区間1.375～1.475

線形 (近似区間1.375

～1.475)Vth≒1.2[V]

16

測定結果のグラフから基板を順バイアスすると，理論通り閾値電圧が低下すること

が分かった．

0 Vと差動利得が最大になるバイアス点 0.25 Vで最大 0.5 Vも閾値電圧が低下して

おり，電流源の下に接続される NMOS のカレントミラー回路のドレイン‐ソース

間電圧をオーバードライブ電圧に近づけることが出来る．理論的には閾値電圧を 0

Vに出来るかもしれないが，実際はトランジスタのゲート電流が無視できるバック

ゲート電圧で使用するため現実的ではない．

3.2.1.3 TC4007インバータを用いた提案差動対の実測

TC4007 のインバータ回路を用いて図の差動対をユニバーサル基板に作成し，実験

を行った．TC4007UBP には NMOS と PMOS が含まれるが，各トランジスタのバッ

クゲート端子を独立に使用するためカレントミラー回路を構成する NMOS を別

パッケージから使った．閾値電圧の測定結果から Vthが最大 1.5 V あるのでトラン

ジスタが確実に飽和領域で動作するよう電源電圧は高めの VDD=2 V に設定した．

図 3.2.1.2.6 直流測定で用いた試作回路の回路図

測定条件

電源電圧：VDD = 2 V

入力電圧：Vin+ = 0 ~ 0.5 V , Vin = 0.5 ~ 0 V

負荷抵抗：R1 = 18 k, R2 = R3 = 50 k

測定装置

TR6143(ADVANTEST)×2 , PA -18-2A(KENWOOD) , 34410A(Agilent)

4192A LF IMPEDANCEANALYZER(YHP)

17

測定時の回路図

図 3.2.1.2.7 チップの外の接続関係

図 3.2.1.2.8 直流入出力と共通ドレイン電位 VCMの測定結果のグラフ

次に，図 3.2.1.2.6の試作回路の同相利得と差動利得を下記の測定条件で測定した．

インピーダンスアナライザで動作範囲に影響を与えない振幅 10 mV の小信号を入

力し A チャンネルと B チャンネルの振幅比を直流の同相入力ごとに測定した結果

をグラフにプロットした．同相利得を測定するときは Vin+ , Vin に同相の交流信号

0

0.5

1

1.5

2

0 100 200 300 400 500

出力電圧[V]

Vin+,Vin-[mV]

抵抗負荷の直流測定

Vout-

VCM

Vout+

18

を入力し Aチャンネルで同相入力を Bチャンネルで Vout+ , Vout のいずれかを測定

して B – A dBを求める．差動利得を測定するときは Vin+ , Vinのいずれかに交流信

号を入力して Vout+ , Vout の一方から出力し B – A dBを求める．差動利得を測定す

るとき片側のみ出力になっているため測定結果は差動出力の場合の半分になるの

図 3.2.1.2.10 のグラフは実際に測定した差動利得を倍にした計算結果をプロットし

ている．

測定条件

電源電圧：VDD = 2 V

入力電圧：Vin+ = Vin- = 0 ~ 0.5 V

負荷抵抗：R1 = R3 = 50 k , R2 = 18 k , R4 = R5 = 1 M , C1 = C2 =1 µF

小信号：振幅 10 mV , 周波数 1 kHz

測定装置

TR6143(ADVANTEST)×2 , PA -18-2A(KENWOOD) , 34410A(Agilent)

回路の入出力など接続関係

図 3.2.1.2.9 差動・同相利得測定時のチップの外の接続関係

19

図 3.2.1.2.10インピーダンスアナライザを用いた同相利得・差動利得の測定結果の

グラフ

図 3.2.1.2.8の測定結果から，共通ドレイン電圧 VCM(グラフ赤線)が入力の差動成分

によって変化しているのがわかる．VCMの最大値から駆動は約 30 µAである．また，

通常の差動対のようにテール電流源の VDS分の電圧を失うことなく出力電圧が約

0.1 Vから電源電圧である 2.0 Vまで変化しているのが分かる．しかし，トランス

コンダクタンス gmbが低いため差動利得は最大でも 10倍程度しか得られていない．

LTspiceの直流シミュレーションの結果より利得が大きいのは TC4007UBP が古い

製品でそのトランジスタのゲート長が数百ミクロンあり，さらに出力抵抗がかなり

大きいためと考えられる．

また，図 3.2.1.2.8において出力電圧が 250 mV でクロスしていないのは，電流源

の抵抗をつないだドレインを共有している NMOS のカレントミラー回路を別々の

チップに属するトランジスタで作成しているため製造誤差による Vthばらつきが原

因であると考えられる．以上のように提案差動対の実測結果から，バックゲート入

力でドレインから出力を得る差動構成で回路が動作することが確認できた．

また，図 3.2.1.2.10 の結果から共通ドレインの電流源として大きい抵抗値を使用

していないため同相入力電圧に対して共通ドレインの電位が変動し出力電圧が変

動する同相抑圧が低い結果に終わったことが分かった．

0

5

10

15

20

25

30

35

40

0 100 200 300 400 500

利得[dB]

VinCM[mV]

同相利得と差動利得

同相利得

差動利得

20

以上の結果より，提案回路を差動で動作させ高い電圧利得を得るためには電流源

負荷を用いて負荷における電圧降下を抑える必要がある事が分かった．

3.2.2 電流源負荷の場合

負荷回路として電流源を用いた提案差動対のシミュレーション結果を 3.2.2.1 節，

実測結果を，3.2.2.2 節で示す．電流源負荷を用いる場合 PMOS のゲートに適当な

電圧を入れ PMOS の出力電流を制御する必要があるが外部から電源を使用せず図

3.2.2.1.1のように大きい抵抗を用いて出力の同相電圧がPMOSの閾値電圧で自動的

に決まるようにした．

3.2.2.1 LTspice によるシミュレーション

BSIM の TSMC0.18 m CMOS プロセスのモデルパラメータを用いて図 3.2.1.1.1の

回路で直流シミュレーションを行った．

図 3.2.2.1.1 LTspice で直流シミュレーションを行った回路図

シミュレーション条件

電源電圧 0.5 V

入力電圧 Vin+ = 0 ~ 0.5 V , Vin = 0.5 ~ 0 V

負荷抵抗 R1 = 18 k , R2 = R3 = 10 M

動作電流 IQ = 10 µA

トランジスタの寸法 NMOS : L=2 µm , W=500 µm PMOS : L=2 µm ,W=1000 µm

21

図 3.2.2.1.2電流源負荷を用いた場合の直流出力シミュレーション結果

3.2.2.2 PMOS電流源負荷を用いた直流測定

次に，図 3.2.1.2.6の実測で用いた差動対に接続していた 50 kの抵抗負荷を PMOS

の電流源負荷に変え図 3.2.2.2.1の回路構成で直流測定の実験を行った．回路に用い

たチップは閾値電圧の実測で用いたものと同様 TC4007 である．

図 3.2.2.2.1 PMOS 電流源負荷を取り付けた実測回路

測定条件

電源電圧：VDD = 2 V

入力電圧：Vin+ = Vin = 0 ~ 0.5 V

0

0.1

0.2

0.3

0.4

0.5

0 0.1 0.2 0.3 0.4 0.5

出力電圧[V]

Vin+,Vin-[V]

電流源負荷の場合の直流シミュレーション

V(out1+)

V(out1-)

V(vcm1)

22

抵抗：R1 = 18 k , R2 = R3 = 1 M

測定装置

TR6143(ADVANTEST)×2 , PA -18-2A(KENWOOD) , 34410A(Agilent)

4192A LF IMPEDANCEANALYZER(YHP)

図 3.2.2.2.2 電流源負荷を用いた直流測定の結果

図 3.2.2.2.2 より負荷回路に抵抗を用いた場合と比較して高い利得が得られており

負荷 PMOSのバックゲートを 0.25 Vだけ順バイアスした LTspiceの直流シミュレー

ションの出力結果と比較すると，シミュレーション結果ではバックゲート入力に

よって閾値電圧が上昇するので PMOS がオフの状態からスタートし徐々にオンし

ていき電源電圧から出力が変化しているが試作回路はオンした状態からスタート

するため PMOS のドレイン‐ソース間電圧分だけ出力スイングが減少している．

測定結果から高い利得を得るため負荷回路として PMOS 電流源を用いるのが有効

であるということが確かめられた．

0

0.5

1

1.5

0 100 200 300 400 500

出力電圧[V]

Vin+,Vin-[mV]

PMOS電流源負荷の直流測定

Vout-

Vout+

VCM

23

3.2.2.3 電流源を用いた試作回路の実測

抵抗負荷を用いた提案差動対の実測で試作した回路の R=18 kの抵抗を用いた回

路の同相・差動利得の測定結果から電流源の代わりに単なる抵抗にすると同相抑圧

が低い回路になることが分かった．そこで抵抗で代用していた電流源を PMOS カ

レントミラーによる電流源に変更して同相抑圧性能を改善すべく実験した．直流測

定と同相・差動利得の測定結果を図 3.2.2.3.1, 図 3.2.2.3.2に示す．

測定条件

電源電圧：VDD = 2 V

入力電圧：Vin+ = Vin = 0 ~ 0.5 V

抵抗：R1 = R2 = 18 k

測定装置

TR6143(ADVANTEST)×2 , PA -18-2A(KENWOOD) , 34410A(Agilent)

回路図

図 3.2.2.3.1 PMOS カレントミラー電流源を用いた実測回路

24

図 3.2.2.3.1電流源を用いた場合の直流測定結果

図 3.2.2.3.2 電流源を用いた場合の同相・差動利得測定結果

図 3.2.2.3.2より，電流源回路に PMOS を用いた電流源を用いることで同相抑圧比

を大きくすることが出来た． TC4007UBPのチップを用いた PMOSカレントミラー

の出力抵抗を測定すると 2 k程度であった．理想的な電流源を差動対に用いる場

0

0.5

1

1.5

2

0 100 200 300 400 500

出力電圧[V]

Vin+,Vin-[mV]

電流源を用いた場合の直流測定

VCM

Vout-

Vout+

-15

-10

-5

0

5

10

15

20

25

30

0 100 200 300 400 500

利得[dB]

VinCM[mV]

電流源を用いた場合のAc,Ad測定

同相利得[dB]

差動利得[dB]

25

合は内部抵抗が無限大でなければ電流値に誤差が生じるが，提案差動対の構成では

3.1節の解析で述べたように PMOS 電流源の下に接続された NMOS のインピーダ

ンスと内部抵抗の分流比で電流の誤差が決まるので NMOS のインピーダンスがか

なり小さい値をとらなければならない．図 3.2.2.3.1 の回路構成ではインバータの

NMOS と PMOS の出力抵抗が小さくなる動作領域で使用したため抵抗で電流源を

構成した場合と比較して同相抑圧度が高くなったと推測する．しかし，インバータ

の出力抵抗が小さくなる動作領域を実験で確認していないのでこれを確認する実

験が必要である．

26

結論

本研究では 0.5V 以下で動作する差動増幅回路の提案・試作・設計を行った．提案

回路は低電圧で動作させるために 3 段積みの差動対から電流源を除き入力兼電流

源として NMOS のカレントミラー回路と負荷回路の 2 段積み回路を基本構成とし

て入力にバックゲート端子を用いた．本報告ではシミュレーションで回路が理想的

な動作をするために必要な回路構成を検討し提案回路が実際に動作するか

TC4007UBP を用いた試作回路で実験した．

測定結果から提案差動対を通常の差動対のように動作させかつ低電圧で動作さ

せるためには何が問題でどうしたら良くなるかという事について述べた．初めは直

流測定から差動入力に対する出力電圧と共通ドレインの変化を確かめバックゲー

ト入力では利得の面で不利であるという結果を得た．低い差動利得の改善手段とし

て電流源負荷を用いて十倍～数十倍の利得で広いスイングレンジが得られる事を

確かめた．後半は電流源の代わりに抵抗を用いた場合と電流源として PMOS カレ

ントミラーを用いた場合で同相・差動利得の測定結果の比較し電流源が同相除去性

能に大きく関わることを実験で確かめた．測定結果から提案回路を差動で動作させ

るためには出力電圧の同相成分を制御する回路と低い電圧で動作できる理想的な

電流源が必要であることが分かった．

27

謝辞

本研究を行うにあたり，多くのご助言とご指導を頂いた谷本洋教授，吉澤真吾准

教授に深く感謝いたします．日頃よりお世話になった先輩方，同期の方々，特に回

路の測定方法や回路構成について相談に乗って頂いた博士後期課程 2 年杉本俊貴

氏に深く感謝いたします．

28

参考文献

1) 谷本洋，「低電源電圧動作のための折り返し差動対の提案」，集積システム研究

室内部資料，北見工業大学電気電子工学科，2016年

2) 谷本洋，杉本泰博，島健，「電子回路の講義と演習」，日新出版，2003年

3) Behzad Razavi，「アナログ CMOS 集積回路の設計 基礎編」，丸善出版 2003年

4) S. Chatterjee, K. P. Pun, N.Stanić, Y. Tsividis, P. Kinget, AnalogCircuit Design

Techniques at 0.5V(Book), Springer, 2007.

5) https://www.ec.ict.e.titech.ac.jp/opamp/2016/exp.html(OPAMP 設計コンテストペー

ジ)

29

付録 A Rohm 社の 0.18µmCMOS プロセス

を用いた設計

付録 Aでは Rohm 社の 0.18µmCMOS プロセスを用いて提案回路を作成したときの

構成について記述する．

A.1 出力の同相電圧を制御する抵抗の構成について

BSIM の TSMCN のモデルパラメータを用いたシミュレーションや TC4007 で試作

した回路では抵抗を用いて PMOS 電流源負荷回路のゲートへ出力の同相電圧が自

動的に入力されるようにしていた．NMOS カレントミラーの出力側の負荷抵抗の

値に依存して利得が決定(利得が小さくなる)しないよう大きな抵抗を用いなけれ

ばならない．また，この大きな抵抗を LSIに作成すると広い回路面積を必要とする

ため都合が悪い．そのため Rohm 社の 0.18µmCMOS プロセスを用いた設計では

MOS を使用して高い抵抗値を実現することにした．

A.2 MOSの ON 抵抗を用いた構成

小さい回路面積で高い抵抗値を実現する方法の一つとしてMOSのON抵抗がある．

3極管領域で動作しているドレイン電流は式(A.2.1)で表せる．

DSTHGSDSOXnD 22

1VVVV

L

WCI )( (A.2.1)

MOS を深い 3 極管領域(VDS2(VGSVTH))で動作させたとき式(A.1)よりドレイン電

流は

DSVVVL

WCI )( THGSOXnD (A.2.2)

と近似できドレイン電流は VDSに線形比例する．よって深い 3極管領域にあるソー

ス‐ドレイン間の抵抗 RON VDS / ID は式(A.2.3)で表せる．

)( THGSOXn

ON

1

VVL

WC

R

(A.2.3)

nCOXはデバイス固有の値，VGSはゲート‐ソース間電圧，VTHは閾値電圧である．

30

式(A.2.3)より VDS2(VGSVTH)となるとき出力抵抗はトランジスタのゲート長に比

例する．レイアウト作成時の設計では L=0.18 m，W=1 m とした．この時の抵抗

値を図 A.2.1を構成してシミュレーションで求めた．

図 A.2.1 LSIで作成した MOS 抵抗の構成

Vout,Voutに直流バイアスを 250 mV与え Vout側から 1 Vの交流信号を入れ抵抗値を

計算すると Vout‐Vout間で最大 50 Mほどの抵抗値が得られることを確認した．

A.3 チャネル長変調効果

カレントミラー回路を構成する NMOS のゲートスケールはドレイン電圧の変動に

よる電流の変化(チャネル長変調効果)を抑えるため最小寸法より大きく設定する．

ゲートスケールごとにドレインコンダクタンスをシミュレーションによって求め，

チャネル長変調効果係数の値を計算した結果を表 A.3.1に示す．

表 A.3.1 ゲートスケールごとのチャネル長変調効果係数

(W[m]/L[µm]) (2 / 0.2) (4 / 0.4) (6 / 0.6) (8 / 0.8) (10 / 1)

λ[ V-1] 0.39 0.058 0.213 0.147 0.11

表より，1 / Lに依存してチャネル長変調効果係数が小さくなっているのが分かる．

(※Lが 0.4 µm のときλが極端に小さくなっているが L=0.2~0.6 µm の間で MOS の

モデルパラメータが切り替わったため極端に小さくなった．)

31

A.4 レイアウトで作成した回路の周波数特性

実際にレイアウトで作成した回路は図 A.4.1である．

図 A.4.1 レイアウトで作成した回路図の基本構成と寸法

図 A.4.1の回路に赤字で示したゲート寸法の単位は全てm である．Vrefは直流電圧

を 250 mV Irefは直流電流を 1 A外部から加える．出力端は二つ付けているが電流

源負荷の片側がダイオード接続されているため VOUTが出力端である．出力の同相

成分を作る回路は図 A.3.1 の回路を用いて図 A.4.1 の対応する端子にそれぞれ接続

した．差動利得と同相利得の周波数特性をシミュレーションした結果は表 A.4.1の

ようになった．

表 A.4.1レイアウト回路の交流シミュレーション結果

カットオフ周波数[MHz] 差動利得[dB] 同相利得[dB]

1.00 13.91 -18.41

32

付録 B 試作回路の配線

付録 Bでは TC4007UBP を用いた試作回路で配線を行った電源，抵抗へ接続した端

子，入力端子，出力端子の具体的な接続方法を回路図で示す．

B.1 NMOS カレントミラー回路の配線

図 B.1.1 TC4007UBP のロジックダイアグラム（NMOS カレントミラー）

図 B.1.1は TC4007UBP のロジックダイアグラムである．短絡する端子の数字を色

付の線で囲っている．色分けしたものはそれぞれ赤色→電源，緑色→電流源の抵抗，

青色→グラウンド，金色→抵抗負荷へ接続する．線で囲んでいないピンは開放して

いる．そして 1～14 までのピンをそれぞれ素子へ接続したものが図 B.2である．

33

図 B.1.2ピンの接続を終えた回路図

抵抗負荷を用いた差動対の片側の配線は図 B.1.2 である．実験回路は図 B.1.2 の回

路の抵抗 R1を除いた回路を作成し VCM端子を短絡する．こうすることでインバー

タの PMOS を動作させず赤点線の NMOS 二つのみをカレントミラーとして独立に

動作させることが出来る．入力端子は基板から入力するので NMOS の共有のバッ

クゲートである 7番のピンに入力信号を入れる．出力端子はNMOSカレントミラー

の出力側である 5番のピンを測定器に接続する．

B.2 PMOS 電流源負荷回路の配線

2 段積み差動対の NMOS カレントミラー回路の負荷回路として PMOS 電流源を用

いたときの配線を図で示す．使用したチップは TC4007UBP である．

34

図 B.2.1 TC4007UBP のロジックダイアグラム（PMOS 電流源負荷）

図 B.2.1 は PMOS 電流源負荷を構成するときの端子の接続関係である．赤→電源，

青→グラウンド，緑→出力電圧の同相電位，金色→NMOS カレントミラーの出力

ドレインに接続する．こうすることで NMOS を動作させずに赤点線部分の PMOS

を電流源として動作させることが出来る．電流源負荷を用いて差動対を測定すると

きは図.のR2の抵抗を取り去り図3.2.2.2.1の回路図のようにNMOSカレントミラー

の左右の出力ドレインに橋を渡すように 1 Mの抵抗を 2つ直列につなぐ．2つの

抵抗の節点を PMOS 電流源のゲートに接続する．