神谷隆之，坂本宏，結束晃平， Katarina Bendtz ，佐々木修 A ，池野正弘 A ，内田智久 A ，菅谷頼仁 B ， 他 ATLAS 日本 TGC グループ

二ノ宮 陽一

KEK 素核研 A ，阪大理 B

ATLAS ミューオントリガー検出器用読み出し回路のアップグレードに向けた研究

東京大学素粒子物理国際研究センター

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概要

LHC-ATLAS 実験と PT6 について（神谷君）

・ TGC のリードアウトライン

・ ROD のアップグレードに向けて・ Microblaze について

・まとめ

PT6 の内部ロジックについて

・ SSW エミュレータの開発

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TGC エレクトロニクス

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TGC のリードアウトライン

L1A 信号を受けたデータは、 SSW を経由し、光信号にてROD へ。SSW （ Star Switch ）は、複数のデータを収集し、データの圧縮を行う。ROD はリードアウトのデータが最終的に集まるモジュールである。

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ROD(ReadOut Driver) のアップグレードLHC のアップグレードにより、最大ルミノシティ

レベル１トリガーレート

1034cm-2s-1 5×1034cm-2s-1

75kHz 150kHz

これによりデータ量の増加、処理速度の向上が求められる単位時間当たり約 2.5 倍のデータの増加が見込まれる

新 ROD の必要性

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現 ROD はすべてを HDL を用いて記述

すべてをハードウェアによって処理している

ハードウェアによる処理

柔軟な対処が可能。 HDL に比べ、複雑な処理やそのデバッグなどが容易。

高速な処理が可能だが、複雑な処理をさせるのに不向き。

ソフトウェアによる処理

柔軟な対処が可能だが、処理速度は低速。

新 ROD 開発計画

新 ROD では、 CPU コア（ MicroBlaze ）を搭載することを検討中。

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新 ROD 開発計画

Xilinx 社製 FPGA に搭載可能なソフトプロセッサコア32bit RISC 型、 OS を搭載可（ μITRON 、 uClinux ）

MicroBlaze とは

ユーザ定義

・クロック周波数 ( 最大210MHz)・パイプライン段数・周辺インターフェイス・メモリー管理ユニット

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新 ROD 開発計画

・空の for loop を 1000 万回処理したときに要する時間

・ Pentium4 　　(2.4GHz)

・ MicroBlaze 　(50MHz)

1 億 3000万

時間

16.8ms

2.6s

クロック数

4000 万

1 ループあたり

13

4

・ MicroBlaze によるオンボード上のメモリへのアクセスと、 Bit3 を介して VME モジュール上のメモリにアクセスする時間

・ Pentium4

・ MicroBlaze

47

時間

4.97us

0.94us

クロック数

(11,200)

組み込みの利点20aBE-12 に発表

2010 年日本物理学会春季大会

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新 ROD 開発計画組み込みの利点

クロック周波数は遅い MicroBlaze だが、オンボード上のメモリの操作などはパソコンから操作するよりも早く処理できる。

・ Pentium4

・ MicroBlaze

47

時間

4.97us

0.94us

クロック数

(11,200)

さらにマルチコアで並列処理をすることで高速化が可能。後述記載

master

slave

VME

memoryFPGA

現在新 ROD の開発研究のために PT6 を開発中

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新 ROD 開発計画

ソフトウェアを用いて、少なくとも現状の ROD と同じ機能を持たせる

開発目標

SSW[0]

SSW[N]

Frame

SSW[0] DATA

SSW[N] DATA

Frame

ATLAS共通のフォーマット

ROD

ROD の機能

ROD データ

10

Xilinx EDK(Embedded Development Kit)

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新 ROD 開発環境

組み込み機器開発環境

Xilinx ISE(Integrated Software Environment)

FPGAおよび CPLD デバイスを設計するための総合デザイン開発環境

Xilinx が提供する開発ツール。 GUI環境下で構築、設定。

VHDL,Verilog で記述

C,C++ で記述

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内部ロジック (PT6)

Glink mezzaninecontroller

FIFO memory…

FIFO memory

GPIO

Memory ControllerSDRAM や

FlashGPIO

LED など

Ethernet 　controllerEthernet

GTP controllerRocket IO

FSL

Micro Blaze

Block RAM

PLB XC6LX150TFPGA

Interrupt Controller

System Timer

１、 PT6 のテスト用

SSW 　エミュレータの作成

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SSW エミュレータ

２、 PT6 のデザインの検証

SSW をソフトウェアで製作

・マルチコア

・ EDK のプロジェクトを ISE のサブモジュールとして活用

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内部ロジック (SSW emu)

Glink

FIFO memory

…

FIFO memory

GPIO

Micro Blaze 0

Block RAM

PLB1 XC3S400FPGA

Micro Blaze 1

Block RAM

PLB0

Share Block RAM

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内部ロジック (SSW emu)

Glink

FIFO memory

…

FIFO memory

GPIO

Micro Blaze 0

Block RAM

PLB1 XC3S400FPGA

Micro Blaze 1

Block RAM

PLB0

Share Block RAM

SLB のデータを担当（ SSW に送られてくるデータ）

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内部ロジック (SSW emu)

Glink

FIFO memory

…

FIFO memory

GPIO

Micro Blaze 0

Block RAM

PLB1 XC3S400FPGA

Micro Blaze 1

Block RAM

PLB0

Share Block RAM

共有のメモリに格納

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内部ロジック (SSW emu)

Glink

FIFO memory

…

FIFO memory

GPIO

Micro Blaze 0

Block RAM

PLB1 XC3S400FPGA

Micro Blaze 1

Block RAM

PLB0

Share Block RAM

SSW の処理の部分

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PT5

CPLDXC2C256 PQ208

XC3SLX400 FGG320 FPGA

Mezzanine DPM

現在使われている汎用 FPGA モジュール

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SSW エミュレータ XC3S400FPGA

SSW EMU

Glink

XC3S400FPGA

Glink

VME 経由で

・ dual core

・ one core 1478 万時間

19ms 　 (14%up)

22ms

クロック数

1290 万

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SSW エミュレータ

・ SSW エミュレータのプログラムを 1 コアと 2 コアで処理速度を比較

複数のコアを並列で処理させることによって、処理速度の向上が見込まれる１つの MicroBlaze を生成するのに約1500LUTs

クロック周波数　 66.67MHz

Spartan6 LX150T は92152LUTs

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まとめ

これから PT6 の試作品が出来次第テストを行う予定である。

SSW エミュレータを製作し、 PT6 に使えるデザインの検証を行った

オンボード上のメモリや周辺機器にアクセスする場合は有効

新 ROD では、ソフトプロセッサコアを用いて、ソフトウェアで処理させることを検討中である。

ＣＰＵを並列に置くことで高速化が可能

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32*2+32*2+32*2*18 = 1280 bit = 160 byte