放射線計測を目的とした 半導体検出器用アナログ ASIC の低雑音化
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放射線計測を目的とした 半導体検出器用アナログ ASIC の低雑音化. 東京大学理学系研究科物理学専攻 ISAS/JAXA. 田村 健一. 蛭田 達朗、高橋 忠幸（東大理、 ISAS/JAXA ） 高島 健 、 中澤 知洋 （ ISAS/JAXA ） 池田 博一 （高エ研） 、木原 邦夫 （広大理）. ＮＡＳＡ. X 線・可視光で見た 活動銀河（ Cen-A). アナログ ASIC ＝ 次世代検出器の実現の鍵. 硬 X 線イメージャ（ 10 ～ 100keV ）. CdTe 半導体. CdTe のピクセル型半導体 （テルル化カドミウム）. - PowerPoint PPT Presentation
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放射線計測を目的とした半導体検出器用アナログ ASIC の低雑音
化
蛭田 達朗、高橋 忠幸（東大理、 ISAS/JAXA ）高島 健、中澤 知洋（ ISAS/JAXA ）
池田 博一（高エ研）、木原 邦夫（広大理）
東京大学理学系研究科物理学専攻ISAS/JAXA
田村 健一
X 線・可視光で見た活動銀河（ Cen-A)
ＮＡＳＡ
アナログ ASIC ＝ 次世代検出器の実現の鍵
低雑音のアナログ回路を研究するため
硬 X 線イメージャ（ 10 ～ 100keV ）
CdTe のピクセル型半導体（テルル化カドミウム）
２次元アナログ ASIC
10 keV の硬 X 線2300 e のキャリアが発生
雑音レベル＜ 100e- （ RMS ）
CdTe 半導体
（ CdTe で 1keV （ FWHM ）に相当）
目標は
64ch アナログ ASIC を開発・ノイズ評価[1] 高橋 et al, IEEE Trans. Nucl. Sci. (2001)[2] 田中 et al, New Astro. (2003)[3] 中澤 et al, IEEE Trans. Nucl. Sci. (2004)
[1,2,3]
64ch アナログ ASIC の回路構成
5mm
10m
m
1ch の回路
ピークホールド回路
コンパレータVth
CSA
2pF 2pFP/H
= 高抵抗回路
64ch アナログ ASIC の回路構成
5mm
10m
m
1ch の回路
ピークホールド回路
コンパレータVth
CSA
2pF 2pFP/H
= 高抵抗回路
低雑音のための工夫点
・ CSA 用増幅器の初段 FET を PMOS に
ピークホールド回路
5mm
10m
m
1ch の回路
コンパレータVth
CSA
2pF 2pFP/H
= 高抵抗回路
64ch アナログ ASIC の回路構成
・ CSA 用増幅器の初段 FET を PMOS に
低雑音のための工夫点
・ kT/C ノイズを無視できるように 積分回路を挿入して S/N 比の向上
64ch アナログ ASIC の基本仕様
108 mW （ 1.5mW/ch)消費電力
120 m × 5 mm / ch回路サイズ
ファウンダリ TSMC 0.35-m CMOS
整形時定数 0.5 us ～ 1.9 us
増幅率 40uV / e- ～ 640uV / e-
CdTe 半導体と接続して動作実証
（ 2 mm 角、 0.5 mm 厚）
・動作条件： 20 ℃ 、バイアス電圧 400V
133Ba のスペクトル
5.4 keV [FWHM]
4.6 keV [FWHM]
241Am のスペクトル
ラインガンマ線のスペクトルの取得に成功
・ 64 ch のうち 1ch に CdTe ダイオードを接続
飽和
半導体を読み出せる実用的なノイズレベル達成
0keV 80keV40keV 80keV40keV0keV
・セルフトリガーでイベント取得
ノイズレベルの評価
ＣＳＡ
CIN
容量 vs ノイズレベル
実測値の容量勾配はシミュレーションより 30 ％も大きい
実測値317 e- @ 0pF
コンデンサーを挿入 ※ 配線の容量はゼロとしてプロット
入力容量に依存したノイズがのっている ⇒ CSA に原因？
50 e/pF
65 e/pF
91 e- @ 0pFSPICE シミュレーションの結果
（ e- ）
ノイズレベ
ル
入力容量 CIN （ pF ）
シミュレーションより悪い
ノイズ源の考察（１） 原因の究明
シミュレーションで定量的に評価
－ 1.3V （ VSS ）の揺れ 0.1mV p-p @100 kHz で 約 40e- 悪化
電源の揺れに対する感度を下げる対策へ
VSS実際の測定セットアップで無視できない大きさ
CIN に依存するノイズ源
⇒ CIN に接続している初段 FET が怪しい
CIN
ノイズ源を追っていくと
初段 FET
マイナス電源（ VSS ）が揺れると⇒ 初段 FET のドレイン電流が揺れる⇒ 初段 FET のゲート電圧が揺れる
ノイズ源の考察（２） 対応策の検討
RCフィルターを追加
この部分の回路
従来の回路
CSA 回路を改良
CSA 回路の改良後の効果
1/10 の電圧感度へ感度（ｄ B ）
電源（ VSS ）の揺れに対する感度のシミュレーション結果
電圧
電源ラインの揺れの影響を無視できる
次回のアナログ回路からこの回路を導入
周波数（ Hz ）
まとめ・ 64 ch 1 次元 アナログ ASIC を設計・開発・評価・ラインガンマ線スペクトルの取得に成功
ΔE= 4.6 keV (FWHM) @ 59.5 keV
・半導体検出器を読み出し可能な実用的なノイズレベルノイズレベル = 317e- (RMS) @0pF
・ノイズレベルがシミュレーションの 91e- に届かなかった原因を考察⇒CSA が電源の揺れに弱いことを発見し、解決策を提案
今年の目標
32×32 ch 、 200 um ピッチの２次元アナログ ASIC を開発
レイアウト図
