第 6 章 組合邏輯的應用6-1 加法器6-2 減法器6-3 BCD 加法器6-4 解碼器6-5 編碼器6-6 多工器6-7 解多工器6-8 MSI 的組合邏輯設計6-9 比較器6-10 可程式邏輯元件

=== 第 6 章 組合邏輯的應用 ===

6-10EXIT

6-1 加法器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-96-2

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-3

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-4

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-5

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-6

在圖 6-4(b) 中，當 A 、 B 及 Ci 皆為 1 時， Ci+1 與 S 的輸出為何？

將 A 、 B 及 Ci 值代入圖 6-4(b) 可得結果如下圖所示。

故得 Ci+1 =1 、 S = 1 。

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-7

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-8

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-9

如圖 6-5 所示，當 A3 A2 A1 A0 = B3 B2 B1 B0 = 1001 時，其最終輸出 C4 S3 S2 S1 S0 = ？

因圖 6-5 為 4 位元並加器，故除如圖 6-6 般直接求解外，亦可將兩數直接相加，即：C4 S3 S2 S1 S0 = A3 A2 A1 A0 + B3 B2 B1 B0

= 1001 + 1001

= 10010

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-10

　　並列式加法器在做加法時，它的速度卻被進位位元的傳遞延遲給限制住。　　前瞻式進位法就是將較低位元的加位元與被加位元當輸入變數，直接取得較高進位位元的設計方式。

6-1 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-11

6-1 加法器

EXIT

6-2 減法器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-12

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-13

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-14

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-15

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-16

1’s 補數減法電路

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-17

2’s 補數加減法器

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-18

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-19

如圖 6-15 所示，若 A3A2A1A0 = 0010 ， B3B2B1B0 = 0101 ，試問 SUB = 0 和 SUB = 1 時，其 S3 S2 S1 S0 之輸出為何？

(1)當 SUB = 0 ，因 B3 B2 B1 B0 經互斥或閘送到全加器仍為原形不變，故 S3 S2 S1 S0 = A3 A2 A1 A0 + B3 B2 B1 B

0 + SUB = 0010 + 0101 + 0 = 0111 。其所執行者為加法運算，若以十進制來看，即為 2 + 5 = 7 。

(2)當 SUB = 1 ，因 B3 B2 B1 B0 經互斥或閘變成補數，即 ，故 S3 S2 S1 S0 = A3 A2 A1 A0 +

+ SUB = 0010 + + 1 = 0010 +1010 + 1 = 1101 。因 1101B 在 2’s 補數系統是 0011 ，因此其執行的是減法運算，即 2 5 = 3 。

6-2 減法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-20

1. 如圖 6-15 所示，若 A3A2A1A0=0111 ， B3B2B1B0=0011 ，SUB=1 ，則其執行結果 S3 S2 S1 S0 = ？

6-2 減法器

EXIT

6-3 BCD 加法器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-21

　　將兩 BCD 碼直接以二進制方式相加時，若結果大於 9 或是有進位都必須 . 再加 6 調整。

6-3 BCD 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-22

6-3 BCD 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-23

6-3 BCD 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-24

6-3 BCD 加法器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-25

圖 6-18 中，當主加法器 C0 = 0 、 B3B2B1B0 = 0111 且A3 A2A1 A0 =1000 時， y4 y3 y2 y1 y0 = ？

(1)在主加法器中，因：C4 S3 S2 S1 S0 = B3 B2 B1B0 + A3 A2 A1A0 + C0

= 0111 + 1000 + 0 = 01111

而 y4 =C4 + S3S2 + S3S1= 0+1 ． 1+1 ． 1=1

(2)在校正加法器中，因 y4 =1 ，故 A3 A2 A1 A0= 0110

由 C4 y3 y 2 y1 y0 = A3 A2A1A0 + B3B2B1B0 + C0

= 0110 + 1111 + 0 = 10101

其中的最高位元 1 （即 C4 ）被捨棄不用。故最終輸出 y4 y3y2 y1y0 = 10101 ，即 00010101(BCD) =15 。

6-3 BCD 加法器

EXIT

6-4 解碼器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-26

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-27

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-28

( 續)

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-29

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-30

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-31

( 續 )

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-32

試利用二顆 74138 完成四對十六線解碼器。(1)設 4 位元輸入為 A3 A2 A1 A0 ，由於 74138

為三線對八線解碼器，因此我們需要 2 顆 IC 並聯，以達到 16 線輸出之目的。

(2)首先將 A2 A1 A0 分別接到 74138 的 CBA 三個輸入端，以選擇每顆 IC 的八條輸出線，個別進入激發狀態，詳如下圖所示。

(3)再以 A3 當致能控制輸入，來選擇 2 只 IC

讓其分別工作。即當 A3= 0 時，讓 U1 工作。當 A3= 1 ，則由 U2 被致能即可。因此，我們只要將 A3 接到 U1 的 （或 ）與 U2

的 G1 端即可。

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-33

(4) 至於不用的致能端，只要接到適當準位，如 U1

的 （或 ）接地、 G1 接 VCC ，而 U2

的 與 則都接地等，詳如下圖所示。

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-34

　　共陽極使用時只要在共點（陽極）加上正電源，a 、 b 、 c 、 d 、 e 、 f 、 g 中的任一點輸入低電位。　　共陰極顯示器共點需接地， a 、 b 、 c 、 d 、e 、 f 、 g 以高電位來驅動。

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-35

　　 7446 、 7447 必須使用共陽極 7 段顯示器， 7

448 、 7449 與 4511 等則使用共陰極 7 段顯示器。　：燈泡測試（ lamp test ）輸入端。　：漣波遮沒輸入（ ripple-blanking input ）控制。

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-36

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-37

6-4 解碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-38

6-4 解碼器

EXIT

6-5 編碼器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-39

6-5 編碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-40

6-5 編碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-41

　　優先編碼器（ priority encoder ）其動作原則是以優先順序來考慮。

6-5 編碼器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-42

6-5 編碼器

EXIT

6-6 多工器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-43

　　多只信號輸入經選擇，再傳送到輸出的組合電路稱為多工器（ multiplexer, MUX ），又稱為資料選擇器（ data selector ）。

6-6 多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-44

6-6 多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-45

6-6 多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-46

　　 m 對 1 多工器是指具有 m 條資料輸入線， 1

條資料輸出線的多工器。而其資料選擇線數 n ，至少應滿足 2n ≥ m 。

6-6 多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-47

6-6 多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-48

　　多通道多工器是指通道寬度大於 1 的多工器。當 S = 0 ，則 Z2Z1Z0 = A2A1A0 （ A 組資料被選至輸出）當 S = 1 ，則 Z2Z1Z0 = B2B1B0 （ B 組資料被選至輸出）

6-6 多工器

EXIT

6-7 解多工器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-49

　　解多工器（ demultiplexer , DEMUX ）是將一組信號傳送至多組輸出端中的一組，又稱為資料分配器（ data distributor ）。

6-7 解多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-50

　　解多工器就是一組具有致能控制的解碼器。

6-7 解多工器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-51

試以 2 只 74138 完成一對十六解多工器。解多工器的擴接與例題 6-5 解碼器的擴展是一樣的；所不同的只是需將兩只 IC 的致能輸入端（如 ）接在一起形成資料輸入端，詳如下圖所示。

6-7 解多工器

EXIT

6-8 MSI 的組合邏輯設計

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-52

　　一個 n 對 2n 二進制解碼器相當於一個 n 變數標準乘積項或最小項（ m ）的產生器。

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-53

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-54

如右圖所示 Y 的最簡布林代數式為何？設 A 為 MSB ， C 為 LSB 。

由於解碼器本身係原形輸出，故 Y = Y1 + Y2 + Y3 + Y7

= ∑ ( 1 , 2 , 3 , 7 )代入卡諾圖化簡如下：

6-8 MSI 的組合邏輯設計

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6-55

2.本例題中若再加入 Y4 到 OR 閘，則 Y 的布林代數為何？因原函數

再加入與原有積項皆無法化簡，故

6-8 MSI 的組合邏輯設計

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6-56

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-57

如下圖所示，試求 Y 輸出之布林代數式。

6-8 MSI 的組合邏輯設計

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6-58

八對一多工器的布林代數式為：

由圖可知其 而將其分別代入得：

6-8 MSI 的組合邏輯設計

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6-59

3. 8 輸入多工器中若 S2S1S0= CBA ，而 （同邏輯 1 輸入），（同 0 輸入），則其輸出函數 f = ？

(1)8 輸入多工器之輸出

將輸入值代入後可得：

6-8 MSI 的組合邏輯設計

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6-60

(2)代入卡諾圖化簡，故

6-8 MSI 的組合邏輯設計

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6-61

　　欲以多工器來完成積項和式的設計，只要在積項和式選定一個變數（通常是最高位元或最低位元）當作資料輸入，再將其它變數依序接到資料選擇線。至於各資料輸入端到底是要接變數的原形或補數或 0 或 1 ，則可用執行表來決定。

6-8 MSI 的組合邏輯設計

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6-62

　　以 f (C , B , A) = ∑ (1 , 3 , 6 , 7) 為例

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-63

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-64

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-65

試以四線對一線多工器完成 的邏輯電路。

(1) 利用速解法將和項積式轉換成 ∑ 函數得：

6-8 MSI 的組合邏輯設計

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-66

(2)圈選執行表並完成電路設計，詳如下圖所示。

6-8 MSI 的組合邏輯設計

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6-67

4. 試以四對一多工器完成 之電路。

6-8 MSI 的組合邏輯設計

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6-68

(3)其電路如下圖所示。

6-8 MSI 的組合邏輯設計

EXIT

6-9 比較器

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-69

6-9 比較器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-70

6-9 比較器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-71

1. A = B 的條件：

6-9 比較器

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6-72

2. A > B 的條件：

6-9 比較器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-73

6-9 比較器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-74

3. A < B 的條件：

6-9 比較器

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-75

6-9 比較器

EXIT

6-10 可程式邏輯元件

6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-106-76

　　簡單型 PLD （ simple PLD, SPLD ）包含唯讀記憶體（ ROM ）、可程式邏輯陣列（ programmable l

ogic array, PLA ）與可程式陣列邏輯（ programmable

array logic, PAL ）等三種。

6-10 可程式邏輯元件

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-77

　　是一種只能讀取資料的記憶體。　　當 BA = 00 時，第“ 0 ” 位址被激發，使 D4D3D2D1D0 = 00111 。　　當 BA= 01 時，第“ 1 ” 位址被激發，

使 D4D3D2D1D0 = 11100 等。

　　 ROM 的容量是以 A×D 稱之，其中 A 表位址數（若有 n 條位址線，則 A = 2n ）， D 表每一位址的資料寬度（位元數）。

6-10 可程式邏輯元件

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6-78

ROM 的組合邏輯應用　　對一個 2n×m 的 ROM 而言，我們可以說它儲存了一只 n 個輸入、 m 個輸出組合邏輯電路的真值表。　　例如　　　　　　　　　 等。

6-10 可程式邏輯元件

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6-79

6-10 可程式邏輯元件

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6-80

5. 圖 6-45 中，若 BA = 10 或 11 時，其 D4D3D2D1D0

輸出之資料分別為何？(1) BA = 10 時，因只有位址線“ 2 ” 輸出 1 ，

其餘皆為 0 ，故 D4 D3 D2 D1 D0 = 10001 ；

(2) BA = 11 時，因只有位址線“ 3 ” 輸出 1 ，其餘皆為 0 ，故 D4 D3 D2 D1 D0 = 11110 。

6-10 可程式邏輯元件

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-81

6. 圖 6-45 中， D2 與 D1 輸出之布林代數為何？

(1)因只有位址線“ 0 、 1 與 3 ” 有二極體與 D

2 連接，故

(2)因只有位址線“ 0 與 3” 有二極體與 D1連接，故

6-10 可程式邏輯元件

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6-82

可程式的唯讀記憶體1.幕罩式唯讀記憶體（ mask ROM ）

　　只能由廠商燒錄資料。

6-10 可程式邏輯元件

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-83

2.可程式唯讀記憶體（ programmable read-only memory , PROM ）　　 PROM 資料只能規劃一次，是屬無法清除回復的唯讀記憶體。

6-10 可程式邏輯元件

EXIT6-1 6-2 6-3 6-4 6-5 6-6 6-7 6-8 6-9 6-10

6-84

3. 可抹除的可程式唯讀記憶體（ erasable programmable ROM , EPROM ）　　它是一種可經由紫外線照射將資料抹除回復的唯讀記憶體。

6-10 可程式邏輯元件

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4.電氣清除可程式 ROM （ electrically erasable pr

ogrammable ROM, EEPROM ）它是可用高電壓來抹除儲存資料的唯讀記憶體。

5.快閃記憶體（ flash memory 或稱 flash ROM ）是 EEPROM 的一種先進產品。被廣泛的使用於數位相機、隨身碟、 PDA 及 MP3 隨身聽等產品中。

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　　一個規格為 p 個乘積項 n×m 的 PLA ，表示它具有 n 個變數輸入端， p 個可供輸入變數組成乘積項的 AND 陣列，與 m 個可供 p 個乘積項相加（ OR 陣列）的輸出端。

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7.試求圖 6-51 中， O2 與 O3 輸出之布林代數？

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試以六個乘積項 4×3 的 PLA 完成 的執行電路。

(1)將 4 個變數 ABCD 分別接到且由 O1 輸出。

(2)設 將接到 P1 AND 閘的熔絲燒斷，詳如下圖所示。同樣，設 並將不要的熔絲去掉。

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(3) 依故只要將多餘的積項輸入（ P4 、 P5 和 P6 ）接

到 O1OR 閘的熔絲燒斷即可，詳如下圖所示。

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　　可程式陣列邏輯元件（ PAL ）是目前最常用的簡單型 PLD 。

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簡單型可程式邏輯元件

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複雜型可程式邏輯元件　　複雜型可程式邏輯元件（ CPLD ）與 SPLD

一樣，都是以積項和式（ SOP ）的架構為基礎的元件。具有提升性能、增加可靠度、減少電路板（ PCB ）面積及降低成本的優點。　　系統內可程式化元件（ in-system programmabl

e device, ISPD ）。所謂 ISP 指的是將元件裝在印刷電路板上，即可進行程式化的燒錄方式，具有現場及時調整產品功能的能力。

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現場可程式閘陣列　　現場可程式閘陣列元件（ FPGA ），顧名思義它是一種可在電路板上直接規劃的 ISP 元件，被大量應用在產品設計實驗或原型機（ prototypin

g ）製作。

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