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Ｖｅｒｉｌｏｇ設計演習

Ⅰ　　入　門　編

広島県立西部工業技術センター

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１．作業ディレクトリの作成

　まず、エクスプローラを起動し、　ルートディレクトリの下にｓｅｍｉｎａｒというディレクトリを、　その下にＶｅｒｉｌｏｇというディレクトリを作成して下さい。

（ DOS/V の場合）Ｃ：￥ｓｅｍｉｎａｒ￥Ｖｅｒｉｌｏｇ

（９８の場合）Ａ：￥ｓｅｍｉｎａｒ￥Ｖｅｒｉｌｏｇ

以下、Ｖｅｒｉｌｏｇ演習で作成するファイルはＶｅｒｉｌｏｇの下に作ります。それ以外の、ディレクトリには何も作らないで下さい。

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２．Ｖｅｒｉｌｏｇの基本ブロック例題１　ａｏｉゲート　　 aoi.v　　 module aoi(a,b,c,d,f);

input a,b,c,d;output f;assign f=~((a & b)|(c & d));

　　 endmodule

ＡＢ

ＣＤ

Ｆ

4

（ 1 ） verilog の基本ブロックはモジュール。（ 2 ）モジュールはキーワード module ではじまり， endmodule で終わる。 （ 3 ）キーワード module の次にモジュール名と（ポートリスト） ; がつづく。（ 4 ）ポートリストに書いた信号名の入出力宣言を次に行う。

入　力 = input出　力 = output双方向 = inout

（ 5 ）入出力宣言と endmodule の間にモジュールの本体機能を書く。　　 endmodule にはセミコロン ; はいらない。 （ 6 ）簡単な本体機能は，信号代入文 assign を使って記述する。

assign 左辺 = 右辺（ 7 ） Verilog のビット演算子は，Ｃ言語と同じ。

& AND 小林テキスト P64 表 3.2| OR~ NOT^ EX-OR

（ 8 ）わかりやすい様に ( ) を使ってよい。

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クイックロジック社ＱｕｉｃｋＷｏｒｋｓ

論理合成Ｓｙｎｐｌｉｆｙ

ＶｅｒｉｌｏｇシミュレータＳＩＬＯＳⅢ

ＨＤＬエディタターボライタ

配置配線ツールＳｐＤＥ兼　統合化環境

回路図入力ＳＹＮＡＲＩＯ

Ｖｅｒｉｌｏｇ学習

ＶＨＤＬ学習

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３．ＳｐＤＥの起動　スタート　－　プログラム　－　ＱｕｉｃｋＬｏｇｉｃ　ー　ＳｐＤＥでＳｐＤＥを起動します。

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４．ＨＤＬエディタの起動

ＳｐＤＥのツールバーから、ＨＤＬエディタのアイコン　　　を押して、ＨＤＬエディタを起動し、クリエイトアイコン　　　を押す。

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５． Verilog コードの入力、保存

　例題１のＶｅｒｉｌｏｇコードを入力し、ＦｉｌｅーＳａｖｅＡｓメニューから￥ｓｅｍｉｎａｒ￥ｖｅｒｉｌｏｇの下に、ファイル名ａｏｉ．ｖで保存する。

　拡張子が定まると、ｍｏｄｕｌｅ、ｉｎｐｕｔなどのＶｅｒｉｌｏｇキーワードが紺色でハイライトされます。紺色は見にくいのでＨＤＬエディタの　　ＷｉｎｄｏｗーＣｏｌｏｒｓーＫｅｙｗｏｒｄで、青色に変更して下さい。

Ｆｉｌｅ－ＥｘｉｔでＨＤＬエディタを終了し、ＳｐＤＥに戻ります。

６．論理合成Ｓｙｎｐｌｉｆｙの起動　ＳｐｄｅのＦｉｌｅ－Ｉｍｐｏｒｔ－Ｖｅｒｉｌｏｇメニューから￥ｓｅｍｉｎａｒ￥ｖｅｒｉｌｏｇ￥ａｏｉ．ｖを指定し、論理合成ツールを起動します。

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７．ターゲットデバイスの指定と論理合成　ＲＵＮボタンのすぐ上のＣｈａｎｇｅボタンを押して、Ｐａｒｔをｐ８ｘ１２ｂ、Ｐａｃｋａｇｅをｐｌ４４に変更し、ＯＫを押します。次に、ＲＵＮボタンを押して、論理合成をかけます。

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８．エラーの修正　ソースファイルにエラーがあると、下の画面で停止します。ＶｉｅｗＬｏｇボタンでエラー内容を確認した後、Ｅｄｉｔボタンを押して、ＨＤＬエディタを再度起動し、エラー箇所を修正します。

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９．論理合成プロジェクトの保存　エラーがなければＤｏｎｅが表示されて、下の画面で停止します。「はい」を選んで論理合成プロジェクトを保存し、ＳｐＤＥに戻ります。

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１０．配置配線の実行　ＳｐＤＥのツールバーからＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行します。途中、ＲＵＮと「いいえ」を選択します。

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１１．配置配線結果の確認　ＳｐＤＥツールバーからＦｕｌｌＦｉｔアイコン　　　を選択し、チップ全体を表示させます。

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　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを回路のある部分でクリックして、回路部分を拡大表示します。　さらに拡大したければＺｏｏｍＩｎアイコン　　　を使います。

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ａｂ

ｃｄ

ｆ

　回路部分のみを拡大すると、下図のようになります。台形印のセレクタはｒ＝ｓ・ｐ＋ｓ・ｑを表しますので、全体として

ａ・ｂ＝１またはｃ・ｄ＝１の時　ｆ＝０それ以外の時　　　　　　　　　ｆ＝１

となり、最初のＶｅｒｉｌｏｇコードを満す回路が生成されていることが分かります。

ｒ

ｓ

ｐ

ｑ

入力ｓ　　出力ｒ　０　　　　　ｐ　１　　　　　ｑ

※論理合成結果を確認したら、Ｆｉｌｅ－Ｓａｖｅメニューで結果を保存します。

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module aoi(a,b,c,d,f);input a,b,c,d;output f;

// assign f=~((a & b)|(c & d));

wire ab,cd,o;assign ab=a & b;assign cd=c & d;assign o =ab | cd;assign f = ~o;

endmodule

ＡＢＣＤ

Ｆ

ＡＢ

ＣＤ

Ｏ

１２．基本ブロック（続き）　ＨＤＬエディタを起動し、ａｏｉ．ｖを次のように修正します。

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（１）やや複雑な機能を記述する時は， wire で宣言した　　　ローカル信号を使うこともできる。　　　　　　　 ab,cd,o

（２）１ビット幅の wire は宣言なしでも使える。暗黙宣言。　　　後出の複数ビット幅の wire は宣言が必要。

（３） // は１行のみのコメント行。　　 /* ･････ */ は複数行にわたるコメント行である。

修正が終わったらソースコードを保存し、論理合成をかけて配置配線を実行して下さい。結果は同じになります。

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問題１　インバータＬＳ０４．ｖを設計し、結果を確認しなさい。 問題２　ＮＡＮＤゲートＬＳ００．ｖを設計し、結果を確認しなさい。

問題３　ＮＯＲゲートＬＳ０２．ｖを設計し、結果を確認しなさい。　

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１３．階層設計例題２　マルチプレクサ　 mux2.v`include "aoi.v"module inv(a,f);

input a;output f;assign f=~a;

endmodule

module mux2(sel,a,b,f);input sel,a,b;output f;

inv g1 (sel,selb);aoi g2 (sel,a,selb,b,fb);inv g3 (.a(fb),.f(f));

endmodule

ｇ１ｇ２ ｇ３

SELB

FB

ＳＥＬＡ

Ｂ

ＡＯＩ Ｆ

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(1) もっと複雑な回路記述には階層設計を使う。

(2) 階層設計は，複数のモジュール宣言と モジュールインスタンスで行う。

(3) 複数モジュールの宣言は， inv の様に，同一ファイル内に書いても良いし， aoi の様に，別ファイルに書いて， `include しても良い。

(4) モジュールインスタンスは，サブルーチンコールの様なもので，

モジュール名 インスタンス名 ( ポートリスト );

の形式で行う。上の例では， g1 ， g2 ， g3 がインスタンス名。

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(5) モジュールインスタンスのポートリストは上位モジュールと 下位モジュールを接続するもので， g1 ， g2 の様に，並びによる接続が一般的。 g3 の様に，名前による接続も使える。

(6) 出力信号を接続しない時はカンマを余分に書く。

(7) 上の例では selb と fb は，暗黙宣言された wire である。

※ ` はバック・シングル・クォートで DOSV では shift + @98 では shift + ^

　 shift + 7 ではないことに注意。

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例題２を入力し、論理合成、配置配線を実行します。結果は、論理圧縮の効果で例題１より簡単になり、下図のようになります。

ｓｅｌ＝１なら　ｆ＝ａｓｅｌ＝０なら　ｆ＝ｂ

となっています。

ａ

ｂ

ｓｅｌ

ｆ

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１４．条件付きａｓｓｉｇｎ文例題３　セレクタ　ｍｕｘ２１．ｖ　　 module mux21(sel,a,b,f);

input sel,a,b;output f;assign f=sel ? a:b;

　　 endmodule

ｓｅｌａｂ

ｆ

ｍｕｘ２１

（１） 例題２ (mux2.v) では階層設計を説明するため，複雑な書き方を　　　したが，セレクタ自体はもっと簡単に記述できる。（ 2 ） assign 文にはＣ言語の３項演算子（条件演算子ともいう）に似た　　条件付き assign 文があり，

assign 左辺＝ (条件式１ ) ? ( 右辺１ ) : ( 右辺２ );

　　が使える。（３）上の例では， sel=1 なら f=a ， sel=0 なら f=b になる。

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１５．ａｌｗａｙｓ文とｉｆ文例題３　セレクタ　ｍｕｘ２１．ｖ　　 module mux21(sel,a,b,f);

input sel,a,b;output f;reg f;

always@(sel or a or b) beginif(sel==1'b1) f=a;

else f=b;end

　　 endmodule

ｓｅｌａｂ

ｆ

ｍｕｘ２１

（１）３項演算子よりも，わかりやすい if 文もあるが，　　 module-endmodule 間に，ダイレクトには記述できない。　　上の例のように， always ブロックの中で記述する。

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（２） always 文は always@( 信号名 ) begin : :end 　　　←セミコロンがないのに注意

の形で記述し， ( ) 内の信号名の値が変化したときのみ評価される。つまり， ( ) 内には always ブロックとしての入力信号を記述する。正しくはセンシティビティ・リストという。　複数の入力信号が有る時は，カンマではなくor で区切って記述する。

（３） always ブロックで組合せ回路を生成する場合，入力信号を全てセンシティビティ・リストに記述しなければならない。 　（順序回路の場合はそうとは限らない）

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（４） always ブロック内では， if 文 ,case 文が使え， if(条件式 ) 式１ ; else 式２ ;

　と書く。多重 if 文も使える。 if(条件式１ ) 式１ ; else if(条件式２ ) 式２ ; else 式３；

（５）条件式に使う関係演算子はＣ言語と同じで == 　等しい > 　大　　　　 >= 　以上!= 　等しくない < 　小　　　　 <= 　以下

が使え，かつ，それらの論理演算 && 　論理積 || 論理和 　　　 ! 論理否定

も使える。

（６）１ビット幅の定数は

1 ， 0 ， 1'b1 ， 1'b0と書く。　 ' 　はＳＨＩＦＴ＋７です。

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（７）最も重要なのは， always ブロック内での ・信号代入には， assign 文は使わないこと。・代入文の左辺にくる信号は，レジスタ宣言　しなければならないこと。

である。上の例では　 f 　がこれにあたる。

（８）上の例からわかる様に，生成される回路が組合せ回路で　あってもレジスタ宣言が必要である。逆に言うと，レジスタ宣言　してもフリップフロップが必ず生成されるわけではない。

（９） if 文で全ての条件が列挙されていれば，つまり，　　 if の数だけ else があれば，組合せ回路が，　　そうでなければ，順序回路が生成される。

例題３を入力し、論理合成、配置配線を実行します。結果は例題２と同じになります。

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　Ｖｅｒｉｌｏｇ設計演習

Ⅱ　シミュレーション編

　　　広島県立西部工業技術センター

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１．テスト・フィクスチャの準備

　例題３の設計ｍｕｘ２１．ｖを、Ｖｅｒｉｌｏｇシミュレータを用いて検証します。　設計検証用テストパターンを発生させるＶｅｒｉｌｏｇコードのことをテスト・フィクスチャと呼びます。拡張子は通常　．ｔｆ　を使います。　ＨＤＬエディタでｍｕｘ２１．ｖを開いた状態で、

ＨＤＬー　ＧｅｎｅｒａｔｅＴｅｓｔＢｅｎｃｈを実行すると、テストフィクスチャの雛形ｍｕｘ２１．ｔｆが生成されます。（遅いマシンでは数分かかることも有ります。）（１） `timescale 1ns/1ns（２） module t;（３） reg sel,a,b;（４） wire f;（５） mux21 m (.sel(sel),.a(a),.b(b),.f(f));（６） // Enter fixture code here（７） endmodule // t

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（１）ｔｉｍｅｓｃａｌｅ文はシミュレーションの時間単位を定めるもので、　　／の前がこのモジュール内での時間記述＃の時間単位、　　／の後ろがシミュレーション時に使用される時間精度　　になります。この例ではいずれも１ｎｓになります。

（２）テストフィクスチャのモジュールには、ポートリストが有りません。　　モジュール名は何でもかまいませんが、ここでは　ｔ　です。

（３）元の設計データの入力信号は、このモジュール内では値を代入　　するので、レジスタ宣言します。

（４）出力信号は観測するだけなので、ワイヤ宣言します。

（５）元の設計データをモジュールインスタンスとして、呼び出します。　　信号の接続には、名前による接続が行われていますが、　　並びによる接続でも構いません。

（６）この位置に、実際のテストパターン用コードを追加します。

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`timescale 1ns/1nsmodule t;reg sel,a,b;wire f; mux21 m (.sel(sel),.a(a),.b(b),.f(f)); // Enter fixture code here

initial begin 　　 sel=0; a=0; b=0;#100 sel=0; a=0; b=1;#100 sel=0; a=1; b=0;#100 sel=0; a=1; b=1;#100 sel=1; a=0; b=0;#100 sel=1; a=0; b=1;#100 sel=1; a=1; b=0;#100 sel=1; a=1; b=1;

endendmodule // t

　それでは、６行目の位置に右の四角の部分を追加してテスト・フィクスチャを完成させてから、ｍｕｘ２１．ｔｆとして保存して下さい。

　この例で分かるように、テストフィクスチャでの信号値の代入には、ｉｎｉｔｉａｌ文を使用します。　意味としては、ｓｅｌ，ａ，ｂの初期値として全て０を代入した後、１００ｎｓ毎に異なる値を代入しています。

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２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）（１）ＳｐＤＥのツールバーから、シミュレータのアイコン　　　を押して、ＳＩＬＯＳ３を起動します。　シミュレーションタイプでＰｒｅ－Ｌａｙｏｕｔを選択します。テストフィクスチャがｍｕｘ２１．ｔｆ、トップレベルモジュールがｍｕｘ２１．ｖになっていることを確認後、ＯＫを押して下さい。

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（２）ｍｕｘ２１．ｖは論理合成のチェックを通っているので、エラーがあるとすればｍｕｘ２１．ｔｆの方です。　エラーがあるとｏｕｔｐｕｔウインドウにエラーメッセージが表示され、下の画面で停止するので、キャンセルを押します。　ｏｕｔｐｕｔウインドウにエラーがなければ、（４）に進みます。

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（３）エラーメッセージを確認後、ＳＩＬＯＳ３のＦｉｌｅーＯｐｅｎメニューからｍｕｘ２１．ｔｆを選択し、エラー箇所を修正します。　修正が終わったら、ＳＩＬＯＳ３のＦｉｌｅ－Ｓａｖｅで保存し、

ｍｕｘ２１．ｔｆウインドウのアイコン化ボタン　　　でアイコン化します。

　Ｌｏａｄ／Ｒｅｌｏａｄアイコン　　　を押して、修正結果をＳＩＬＯＳ３に反映させます。

　ｏｕｔｐｕｔウインドウにエラーが無ければ、ＧＯアイコン　　　を押して（４）に進みます。

　ｏｕｔｐｕｔウインドウにエラーが有れば、エラーメッセージを確認後アイコン化していたｍｕｘ２１．ｔｆを通常の大きさに戻し、修正を繰り返します。

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（４）テストフィクスチャにエラーが無ければ、下の画面で停止しますので、シミュレーション時間１０００ｎｓを入力し、ＯＫを押します。

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（５）エラーが無ければ、ｏｕｔｐｕｔウインドウに32 State changes on observable nets.Simulation stopped at the end of time 1.000us. が表示されるのでデータアナライザのアイコン　　　を押して、波形表示ウインドウを開きます。　

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次に、モジュールエクスプローラのアイコン　　　を押して、ｔ：ｔのａ，ｂ，ｆ，ｓｅｌを選択後、マウス右クリックからＡｄｄＳｉｇｎａｌｔｏＡｎａｌｙｚｅｒを選ぶと、波形が表示されます。

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　データアナライザ・ウインドウをアクティブにしてから、Ｖｉｅｗ－ＺｏｏｍＡｌｌを選ぶと、波形全体が表示されます。ｓｅｌ＝０の時ｆ＝ｂ、　　　ｓｅｌ＝１の時ｆ＝ａを確認します。

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（１）データアナライザ・ウインドウの時間軸上で、マウス右クリックし、ｔｉｍｅｓｃａｌｅを選んで、切りの良い値を入れれば、時間軸を見やすい値に変更できます。

（２）波形上でマウスを左クリックすると、青色の第１カーソル、右クリックすると、赤色の第２カーソルを置くことができます。各カーソルの時間および時間差がＴ１，Ｔ２，Ｔｄｅｌｔａで表示されます。

（３）信号名を選択後、カーソルスキャン・アイコン　　　　　　　　　　　を押すと、カーソルが選択信号の変化点に移動します。　この機能を使って、入力信号ａ，ｂ，ｓｅｌと出力信号ｆの時間差を測定してみると、Ｔｄｅｌｔａ＝０になります。

　これは、現在表示している結果が、遅延時間情報の入っていない機能シミュレーション（Ｐｒｅ　Ｌａｙｏｕｔ）であるためです。　結果を確認したら、ＳＩＬＯ３のＦｉｌｅ－Ｅｘｉｔを選び、途中、「はい」を選んで終了します。

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３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）　再びＳｐＤＥのツールバーから、シミュレータのアイコン　　　を押して、ＳＩＬＯＳ３を起動します。　今度はシミュレーションタイプでＰｏｓｔ－Ｌａｙｏｕｔを選択します。テストフィクスチャがｍｕｘ２１．ｔｆ、　ＳＤＦがｍｕｘ２１．ｓｄｆ、トップレベルモジュールがｍｕｘ２１．ｖｑ　になっていることを確認後、ＯＫを押して下さい。

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１０００ｎｓを確認後、ＯＫを押します。

42

ｏｕｔｐｕｔウインドウに 92 State changes on observable nets.Ｓ imulation stopped at the end of time 1000.000ns. が表示され、モジュールエクスプローラ、データアナライザウインドウも表示されるので、ズームオール　　　で波形全体を表示させます。

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（１）波形上でマウスを左クリックすると、青色の第１カーソル、右クリックすると、赤色の第２カーソルを置くことができます。各カーソルの時間および時間差がＴ１，Ｔ２，Ｔｄｅｌｔａで表示されます。

（２）信号名を選択後、カーソルスキャン・アイコン　　　　　　　　　　　を押すと、カーソルが選択信号の変化点に移動します。　この機能を使って、入力信号ａ，ｂ，ｓｅｌと出力信号ｆの時間差を測定してみると、今度はＴｄｅｌｔａ＝９ｎｓ程度が表示されます。

　これは、現在表示している結果が、遅延時間情報（ｍｕｘ２１．ｓｄｆ）を考慮した遅延シミュレーション（Ｐｏｓｔ　Ｌａｙｏｕｔ）であるためです。　また、Ｖｅｒｉｌｏｇコードも元のｍｕｘ２１．ｖではなく、配置配線ツールの出力したｍｕｘ２１．ｖｑが使用されています。ＳＤＦはスタンダード・ディレイ・フォーマットといい、遅延時間情報の標準フォーマットです。　結果を確認したら、ＳＩＬＯ３のＦｉｌｅ－Ｅｘｉｔを選び、終了します。興味があれば、＊．ｓｄｆ、＊．ｖｑをエディタで開いて見て下さい。

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遅延シミュレーションの結果

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問題４　インバータＬＳ０４．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを

　実行しなさい。

問題５　ＮＡＮＤゲートＬＳ００．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを

　実行しなさい。

問題６　ＮＯＲゲートＬＳ０２．ｖのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを

　実行しなさい。

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４．ピン配置の指定　ピン配置は配置配線ツールが遅延時間や配線効率を考慮して最適に近いものに自動配置するので、これを使うのが無難です。　しかし、設計の最終段階に近く、プリント基板の変更ができない場合などは、次の方法でピン配置を直接指定することも可能です。　ＳｐＤＥのＴｏｏｌｓ－Ｏｐｔｉｏｎｓメニューから、ＢａｃｋＡｎｎｏｔａｔｉｏｎタブを選択し、ＦｉｘＰｌａｃｅｍｅｎｔのＩＯｃｅｌｌｓをチェックｏｎにします。

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　ＯＫを選択後、ＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行すると、ピン配置情報ｍｕｘ２１．ｓｃｐが生成されます。　現在、ピン１６，１７，１８，１９が割り当てられていることを確認します。（マシンによっては異なることも有ります。）エディタで ql_placement 以下のピン番号を変更し、保存します。#mux21.scp#Synplicity Synthesis pin location command file#Automatically generated by SpDE version SpDE 7.0#Date: 8/10/98 at 10:02#

#---Fixed I/O cells---portprop f ql_placement="IO2";portprop a ql_placement="IO3";portprop sel ql_placement="IO4";portprop b ql_placement="IO5";

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　論理合成Ｓｙｎｐｌｉｆｙを立ち上げて、Ａｄｄボタンを押します。ファイルの種類をＰｒｏｐｅｒｔｙＦｉｌｅｓ（＊．ｓｃ＊）にして、ｍｕｘ２１．ｓｃｐを選択し、「開く」を押します。

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　ＳｏｕｒｃｅＦｉｌｅｓにｍｕｘ２１．ｓｃｐが追加されたことを確認後、ＲＵＮを押して論理合成をかけます。　途中「はい」とＯＫを選択すると、ｍｕｘ２１．ｓｃｐで指定したピン配置での配置配線が実行されます。

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Ｖｅｒｉｌｏｇ設計演習

Ⅲ　　基　礎　編

広島県立西部工業技術センター

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１．ビット幅のある信号の表現

例題１　コンパレータ　ｃｏｍｐ．ｖ

module comp(a,b,eq,ge,le);parameter n= ４ ;input [n-1:0] a,b;output eq,ge,le;reg eq,ge,le;

always@(a or b) beginif(a==b) eq=1; else eq=0;if(a>=b) ge=1; else ge=0;if(a<=b) le=1; else le=0;

endendmodule

ａ

ｂ

ｇｅｅｑｌｅ

４

４

ｃｏｍｐ

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（ 1 ）今までは１ビット幅の信号だけ扱ってきたが，　　ビット幅のある信号も扱える。 input ， output 宣言時に

[MSB:LSB] 信号名 , 信号名 ;

　　とすれば良い。　　同じビット幅，ビットオーダーの信号は１行で宣言できる。

[15:0] [8:1][1:16] [0:7]

　　のいずれも使える。 MSB,LSB の値の大小にかかわらず，　　左端が MSB ，右端が LSB である。

（ 2 ）ビット幅を変更しやすくするために parameter を使うことができる。

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例題１の続き

module comp(a,b,eq,ge,le);parameter n=4;input [n-1:0] a,b;output eq,ge,le;

assign eq=(a==b);assign ge=(a>=b);assign le=(a<=b);

endmodule

ａ

ｂ

ｇｅｅｑｌｅ

４

４

ｃｏｍｐ

（ 3 ）上の例の様に，コンパレータ等は if 文よりも assign 文の方がコンパクトに記述できる。

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例題１のテストフィクスチャ　ｃｏｍｐ．ｔｆ`timescale 1ns/1nsmodule t;parameter n=4;reg [n-1:0] a,b;wire eq,ge,le;integer i,j; comp m (.a(a),.b(b),.eq(eq),.ge(ge),.le(le)); // Enter fixture code here　　　 initial begin

for(i=0;i<16;i=i+1) begina=i;for(j=0;j<16;j=j+1) begin b=j; #100; 　 end

end　　　 endendmodule // t

（１）ｉｎｉｔｉａｌ文の中ではｉｎｔｅｇｅｒ宣言した ｉ 、ｊを用いたｆｏｒループが使えます。ｉ＋＋ではないことに注意。

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２．ｃａｓｅ文とビット幅のある定数例題２　デコーダ　ｄｅｃｏｄｅｒ．ｖmodule decoder(enb,adr,y);input enb;input [2:0] adr;output [7:0] y;reg [7:0] y;always @(enb or adr) begin if(!enb) case(adr) 3'b000: y=8'b11111110; 3'b001: y=8'b11111101; 3'b010: y=8'b11111011; 3'b011: y=8'b11110111; 3'b100: y=8'b11101111; 3'b101: y=8'b11011111; 3'b110: y=8'b10111111; 3'b111: y=8'b01111111; endcase else y=8'b11111111;endendmodule

ｄｅｃｏｄｅ

ａｄｒ

ｅｎｂｙ

３

８

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（１）デコーダは， if 文を並べて書くこともできるが，case 文を使った方がわかりやすい。

case( 信号名 )ケース１ :式１ ;ケース２ :式２ ; : :

default:式ｎ ;endcase

と記述する。 endcase にはセミコロンはつけない。

（２）ビット幅のある定数は，（　２進数） 3'b001 ， 8'b1111_1101 ， 8'bZZZZ_ZZZZ（１６進数） 3'h1 ， 8'hfc ， 8'hZZ と書く。

　　 ' の前はビット幅である。

（３） if 文の条件 (!enb) は，本来 (~enb) と書くべきであるが，　　　 (!enb) も許される。 （４） else y=8'b11111111; 　が無いとラッチが生成されるので注意。

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例題２のテストフィクスチャ　ｄｅｃｏｄｅｒ．ｔｆ

`timescale 1ns/1nsmodule t;reg enb;reg [2:0] adr;wire [7:0] y;integer i; decoder m (.enb(enb),.adr(adr),.y(y)); // Enter fixture code here

initial beginenb=0;for(i=0;i<8;i=i+1) begin

adr=i; #100;end

enb=1;for(i=0;i<8;i=i+1) begin

adr=i; #100;end

endendmodule // t

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３．算術演算子と連接演算子例題３　アダー　 adder.vmodule adder(cin,a,b,cout,s);

parameter n= ４ ;input cin;input [n-1:0]a,b;output [n-1:0]s;output cout;

// assign {cout,s}=a+b+cin;reg [n-1:0]s;reg cout;always@(a or b or cin) begin

{cout,s}=a+b+cin;end

endmodule

（１）加算器，減算器，乗算器を生成するのに算術演算子＋、－、＊が使える。 （２）加算結果には，キャリ出力がつきものであるが，連接演算子 { , } を使って

{cout,s}=a+b+cin;とわかりやすく記述できる。

ａｄｄｅｒａｂ

ｃｉｎ

ｓ

ｃｏｕｔ

４４

４

59

例題３のテストフィクスチャ　ａｄｄｅｒ．ｔｆ

`timescale 1ns/1nsmodule t;parameter n=4;reg cin;reg [n-1:0]a,b;wire [n-1:0]s;wire cout;integer i; adder m (.cin(cin),.a(a),.b(b),.cout(cout),.s(s)); // Enter fixture code here

initial begincin=0;for(i=0;i<256;i=i+1) begin

{a,b}=i; #100;endcin=1;for(i=0;i<256;i=i+1) begin

{a,b}=i; #100;end

endendmodule // t

このテストフィクスチャでは連接演算子を使って、二重ループを一重ループで済ませています。

60

４．フリップフロップの記述例題４　フリップフロップ　ｄｆｆ．ｖmodule dff(d,clk,sclr,aclr,enb,q,qsc,qac,qen);input d,clk,sclr,aclr,enb;output q,qsc,qac,qen;reg q,qsc,qac,qen;// simple ff //always@(posedge clk)

q <= d;// sync clear ff //always@(posedge clk)

if(~sclr) qsc <= 0; else qsc <= d;

// async clear ff //always@(posedge clk or negedge aclr)

if(~aclr) qac <= 0; else qac <= d;

// enb ff //always@(posedge clk)

if(enb) qen <= d;endmodule

ｄｃｌｋ

ｑａｃ

ａｃｌｒ

非同期クリア　ＦＦ

ｄｃｌｋ

ｑｓｃ

ｓｃｌｒ

同期クリア　ＦＦ

ｄｃｌｋ

ｑ通常　ＦＦ

ｄｃｌｋ

ｑｅｎ

ｅｎｂ

ｲﾈｰﾌﾞﾙ機能付　ＦＦ

61

（１）フリップフロップの生成には always@(posedge clk)

　　を使う。 clk 信号の立ち上がりエッジで always 文が実行される。　　立ち下がり動作のＦＦには negedge を使います。

（２）同期クリア信号は， always@( 信号名）の　　センシティビティ・リストに記述しない。

（３）非同期クリア信号は，センシティビティ・リストに記述する。　　ａｃｌｒが正論理なら、 posedge を使います。

（４）イネーブル信号は同期クリア信号と同じ。

（５）この例で用いている <= はノンブロッキング代入文と呼ばれ，　　順序回路では，これを使った方がよい。　　 = はブロッキング代入文と呼ばれ組合せ回路用。　　但し，上の例では全て = にしても同じ回路が生成される。

62

例題４のテストフィクスチャ　ｄｆｆ．ｔｆmodule t;reg d,clk,sclr,aclr,enb;wire q,qsc,qac,qen; dff m (.d(d),.clk(clk),

.sclr(sclr),.aclr(aclr),.enb(enb),

.q(q),.qsc(qsc),.qac(qac),.qen(qen)); // Enter fixture code here

initial beginclk=0;forever begin

#50; clk=~clk;end

end

initial beginaclr=1; sclr=1; enb=1; d=1;#125 d=0;#200 d=1;#300 aclr=0;sclr=0;enb=0;#200 d=0;#300 aclr=1;sclr=1;enb=1;#200 d=1;

endendmodule // t

※クロック生成の無限ループには forever　を使うことができる。

63

５．ブロッキング代入文とノンブロッキング代入文例題５　エッジ検出　ｅｄｇ．ｖmodule edg(clk,d,reset,rise,fall);input clk,d,reset;output rise,fall;reg q1,q2;

always@(posedge clk) beginif(!reset) begin　 q1=0; end　　 else 　 begin 　 q1=d; end

end

always@(posedge clk) beginif(!reset) begin 　 q2=0; 　 end　　 else 　 begin 　 q2=q1; end

end

assign rise= q1 & !q2;assign fall=!q1 & q2;

endmodule

ｒｉｓｅｃｌｋ

ｄ ｑ１ ｑ２

ｆａｌｌ

64

（１）スイッチが押された時，１回だけある動作をさせたい時など，入力信号の立ち上がり，立ち下がりを検出する手段として，図のようなエッジ検出回路が使用される。

（ 2 ）この rise,fall検出回路を１つの always 文で実現しようとすれば， ＜＝ ノンブロッキング 　　　　　＝ ブロッキング

の違いがわかる。上記の四角の部分は下記に置き換えられるが、＜＝の代わりに、＝を使うと， q1 と q2 が同じになり， rise ， fall も消える。

always@(posedge clk) beginif(!reset) begin q1<=0; q2<=0; 　　 end　　 else 　 begin q1<=d; q2<=q1; 　 end

end

（３）ノンブロッキング＜＝は、各右辺の処理が終了してから代入処理が行われる。記述の順番に動作が影響されないので順序回路向き。

（４）ブロッキング＝は、一つの代入処理が終了するまで次の処理が行われない。記述の順番に動作が影響される。組合せ回路向き。

65

例題５のテストフィクスチャ　 edg.tf`timescale 1ns/1nsmodule t;reg clk,d,reset;wire rise,fall; edg m (.clk(clk),.d(d),.reset(reset),

.rise(rise),.fall(fall)); // Enter fixture code here

initial begin 　 clk=0;forever begin

#50 clk=~clk;end

end

initial beginreset=0; d=0;#75 reset=1;#200 d=1;#300 d=0;#400 d=1;#400 d=0;

endendmodule // t

66

６．同期クリア付きカウンタ例題６　ｃｏｕｎｔｓｃ．ｖmodule countsc(clk,clr,count);input clk,clr;output [3:0]count; 　 reg [3:0]count;

always@(posedge clk) beginif(!clr) count <= 0;else count <=count+1;

endendmodule

（ 1 ）同期クリア付カウンタは，同期クリアＦＦのクリア信号の書き方と，　算術演算子＋の応用であり，上の例の様にかける。　順序回路なので代入には、ノンブロッキングを使った方が良い。

（小テスト）これを１０進カウンタにするには、どうすればよいか。

４ｃｏｕｎｔｃｌｋ

ｃｌｒ

ｃｏｕｎｔｓｃ

67

例題６のテストフィクスチャ　ｃｏｕｎｔｓｃ．ｔｆ`timescale 1ns/1nsmodule t;reg clk,clr;wire [3:0]count; countsc m (.clk(clk),.clr(clr),.count(count)); // Enter fixture code here

initial begin clk=0;forever begin

#50; clk=~clk;end

end

initial beginclr=1;#125; clr=0;#200; clr=1;

endendmodule // t

68

７．非同期クリア付きカウンタ例題７　ｃｏｕｎｔａｃ．ｖmodule countac(clk,clr,count);input clk,clr;output [3:0]count; 　 reg [3:0]count;

always@(posedge clk 　 or 　 negedge 　 clr) beginif(!clr) count <= 0;else count <=count+1;

endendmodule

（ 1 ）非同期クリア付カウンタは，非同期クリアＦＦのクリア信号の　　書き方と，算術演算子＋の応用であり，上の例の様にかける。　　順序回路なので代入には、ノンブロッキングを使った方が良い。

（小テスト）これにキャリー入出力を付けるには、どうすればよいか。

４ｃｏｕｎｔｃｌｋ

ｃｌｒ

ｃｏｕｎｔａｃ

69

例題７のテストフィクスチャ　ｃｏｕｎｔａｃ．ｔｆ

`timescale 1ns/1nsmodule t;reg clk,clr;wire [3:0]count; countac m (.clk(clk),.clr(clr),.count(count)); // Enter fixture code here

initial begin clk=0;forever begin

#50; clk=~clk;end

end

initial beginclr=1;#125; clr=0;#200; clr=1;

endendmodule // t

70

８．ステートマシンの記述例題８　ｓｔａｔｅ．ｖmodule state(clk,a,res,ss);input clk,a,res;output [1:0]ss;reg [1:0]ss;parameter s00=2'b00;parameter s01=2'b01;parameter s10=2'b10;parameter s11=2'b11;

always@(posedge clk) begin　　 if(~res) ss=s00;

else case(ss)s00: if(a) ss=s01; else ss=s10;s01: if(a) ss=s11;s10: if(~a) ss=s11;s11: ss=s00;

endcaseendendmodule

ａ　ａ

ａ

ａ

　ａ

　ａ

１

S00

S01

S11

S10

71

（ 1 ） verilog のステートマシン記述では，上の例の様に　　ステートの値は， parameter を使って，物理的な値を割り当てます。

（２）このステートマシンは， s00 が初期状態で，

　入力 a=1 なら s00 → s01 → s11 　（但し， s01 で a=0 なら， s01 のまま） ↑ │ └─────┘　入力 a=0 なら s00 → s10 → s11 　（但し ， s10 で a=1 なら， s10 のまま） ↑ │ └─────┘と回るものです。 case 文を使えば，上述のようにすっきり書けます。

（３）ステートマシンには、出力値がステート値のみに依存するムーア型と入力値とステート値に依存するミーリー型

がありますが、ここでは深くは述べません。

72

例題８のテストフィクスチャ　ｓｔａｔｅ．ｔｆ`timescale 1ns/1nsmodule t;reg clk,a,res;wire [1:0]ss; state m (.clk(clk),.a(a),.res(res),.ss(ss)); // Enter fixture code here

initial beginclk=0;forever begin

#50; clk=~clk;end

end

initial beginres=0;a=0;#100; res=1;

#700; res=0;a=1;#100; res=1;

endendmodule // t

73

９．トライステート出力例題９　ｔｒｉｏｕｔ．ｖmodule triout(a,oe,y);input a,oe;output y;

assign y=oe? a: 1'bZ;endmodule

（１）トライステート出力、双方向バスの記述は実用的なＬＳＩを　　設計する上でさけて通れない。 （２）１ビットのハイインピーダンスは 1'bZ と書く。　　 Zだけではローカル信号になるので注意。

８ビットは 8'bZZZZ_ZZZZ 　または　 8'hZZ（３）トライステート出力は，上の例の様に条件付 assign 文で記述する。　　トライステート出力は output 宣言する。

（小問題） if 文を使って、トライステート出力を記述しなさい。

ａ ｙ

ｏｅ

74

例題９のテストフィクスチャ　ｔｒｉｏｕｔ．ｔｆ`timescale 1ns/1nsmodule t;reg a,oe;wire y;integer i; triout m (.a(a),.oe(oe),.y(y)); // Enter fixture code here

initial beginoe=0; #450;oe=1; #500;

end

initial begina=0;for(i=0;i<10;i=i+1)

#100 a=~a;end

endmodule // t

75

１０．双方向バスの記述例題１０　ｂｉｄｉｒ．ｖmodule bidir(rd,wr,db);　 input rd,wr;　 inout 　 db;　 wire idb;　 reg odb;　 assign idb=db;

　 always@(posedge wr)odb<=idb;

　 assign db=rd? 1'bZ : odb;endmodule

（１）双方向バスも，上の例の様に条件付 assign 文で記述する。　　双方向バスは inout 宣言する。

（２） if 文を使って書こうとしても、双方向バスはうまくいかない。

ｒｄ

ｗｒ

ｄｂ ｉｄｂ

ｏｄｂ

Ｄ Ｑ

76

例題１０のテストフィクスチャ　ｂｉｄｉｒ．ｔｆ`timescale 1ns/1nsmodule t;reg rd,wr;wire db;reg rd_data; bidir m (.rd(rd),.wr(wr),.db(db)); // Enter fixture code here

task wr_task;　　 input wr_dt;　　　　 begin

force db=wr_dt; #50; wr=0; #50; wr=1; #50; release db; #50;

　　　　 end

endtask

task rd_task;　　 output rd_dt;　　　　 begin

rd=0; #100;rd_dt=db; rd=1; #100;

　　　　 endendtask

initial begin　　 rd=1; wr=1; db=1'bZ;　　 #100; wr_task(1); rd_task(rd_data);　　 $display("time=%4d rd_data=%b",

$time,rd_data);

　　 #100; wr_task(0); rd_task(rd_data);　　 $display("time=%4d rd_data=%b",

$time,rd_data);endendmodule // t

0 50 100 150 200db wr_dt Zwr

0 50 100 150 200 rdrd_dt 　前の値　　　 rd↑時の db の値

77

（１）タスクはテストフィクスチャで使用されるサブルーチン。

（２）タスクはキーワードｔａｓｋで始まり、ｅｎｄｔａｓｋで終わる。

（３）キーワードｔａｓｋの次に、タスク名を書く。　　上の例ではでは ｗｒ＿ｔａｓｋ と ｒｄ＿ｔａｓｋ がタスク名。

（４）タスク名の次に引数宣言を行う。ｗｒ＿ｔａｓｋでは、入力引数ｗｒ＿ｄｔ　ｒｄ＿ｔａｓｋでは、出力引数ｒｄ＿ｄｔ

が宣言されている。

（５）上の例ではｉｎｉｔｉａｌ文のメインルーチンから、　ｗｒ＿ｔａｓｋとｒｄ＿ｔａｓｋを２回づつコールして、　データバスから１と０の書込み、読出しの確認をしている。

78

（６）双方向バスｄｂはテストフィクスチャ内では、ワイヤ宣言する。

（７）双方向バスｄｂの初期値＝Ｚとする。（Ｚは代入可能）

（８）双方向バスｄｂにＺ以外の値を代入するときは、ｆｏｒｃｅ文を使う。

（９）強制代入を解除するときは、ｒｅｌｅａｓｅ文を使う。

（１０）＄ｄｉｓｐｌａｙはｏｕｔｐｕｔウインドウに値を表示するための　　システムタスクであり、書式はＣ言語のｐｒｉｎｔｆ文と同じ。　　＄ｔｉｍｅは現在時刻を表すシステム関数。

79

Ｖｅｒｉｌｏｇ設計演習

Ⅳ　　応　用　編

広島県立西部工業技術センター

80

１．ストップウオッチの設計　次の回路図のハードウエアを用意しています。

14

24

37

＋５１／１００秒

＋５１／１０秒

＋５　 １秒

＋５＋５

＋５

＋５

１０秒

１ｋ

１ｋ

１ｋ

１ｋ

７

７

７

７

100k

100k

0.1μ

0.1μ

START

START

STOP

STOP

100HzCLK GND

VCC

LED4

LED3

LED2

LED1

MACH210

WATCH

1143

1021

13811 10 9

44,22

1,12,23,34

93

20

30

43

g

a

e d c h COM2

f g a bCOM1

a

bf

g

ce

hd

7セグメント LED

TLR306

(アノードコモン)

LEDi[0]

LEDi[2]

LEDi[4]

LEDi[6]

g abcdef

ｈ

h

LEDi[5]

LEDi[3]

LEDi[1]

(i=1～4)

COM2COM1

（問題１）１００Ｈｚの方形波をカウントして、下記の仕様の４桁ストップウオッチをＶｅｒｉｌｏｇ－ＨＤＬで記述しなさい。

ｓｔａｒｔスイッチを押すと、カウント開始ｓｔｏｐスイッチを押すと、カウント停止両方同時に押すと、リセット

（問題２）　ｓｔａｒｔスイッチだけで、スタート、ストップ、リセットができる仕様に変更しなさい。

81

①module digit(clk,res,cin,cout,led);　　 input clk,res,cin;　　 output cout;　　 output [6:0]led;　　 reg [3:0]dgt;　　 reg [6:0]led;②always@( clk) begin

if( ) dgt<=0;else if(cin && ( )) dgt<=dgt+1;else if(cin && (dgt==9)) dgt<=0;

　　 end③assign cout=cin & ( );④always@(dgt) begin

case(dgt)0: led=~7'h3f; 1: led=~7'h06;2: led= ; 3: led= ;4: led= ; 5: led= ;6: led= ; 7: led= ;8: led= ; 9: led= ;default: led=~7’h00;

endcase　 end　 endmodule

①モジュール digit は LED一桁に相当するサブモジュールで、カウンタ部と７セグメントデコーダ部で構成されています。②カウンタ部は clk をクロック、 resを正論理の同期クリア信号とする４ビットカウンタです。１０進カウンタなので、９の次は０に戻らなければなりません。③キャリー入力が有り、かつカウント値が９の時、キャリー出力が出なければなりません。④７セグメントデコーダ部は、カウント値を数字表示用データに変換する組合せ回路です。

82

⑤module watch1(start,stop,clk,led1,led2,led3,led4);　　 input start,stop,clk;　　 output [6:0]led1,led2,led3,led4;　　 reg [1:0]state;　　 wire dres,enb1,enb2,enb3,enb4;

⑤parameter reset=2'b00;　　 parameter count=2'b01;　　 parameter display=2'b10;

⑤always@(posedge clk) beginif(start & stop) state=reset;else if( 　　　 & 　　　 ) state=count; else if( 　　　 & 　　　 ) state=display;

　　 end

　　 assign enb1=( 　　　　　　　 );　　 assign dres=(state==reset);

⑥digit digit1(clk,dres,enb1,enb2,led1);⑦digit digit2(clk,dres, 　　　 , 　　　 ,led2);　 digit digit3(clk,dres, 　　　 , 　　　 ,led3);　 digit digit4(clk,dres, 　　　 , 　　 ,led4);

endmodule

⑤モジュール watch1 がメインモジュールでreset,count,display の３つの状態を遷移するステートマシンです。条件は下記の通り。

start のみで count へstop のみで display へ両方で reset へ

⑥digit1 ～ digit4 はそれぞれ　　 digit1 1/100 秒の桁　　 digit2 1/10 秒の桁　　 digit3 1 秒の桁　　 digit4 10 秒の桁に相当するモジュールインスタンスです。⑦enb1 ～ enb4 は digit1 ～ digit4 のキャリ入力とキャリ出力を接続するローカル信号です。

digit4 enb4 digit3 enb3 digit2 enb2 digit1 enb1

83

２．並列ＩＯの設計　下記仕様の８ビット × ３ポート入出力ＬＳＩ（インテル８２５５の簡易版）を設計しなさい。ｃｓ　ｒｄ　ｗｒ　ａｄｒ　動　　　　作 Ｈ　 × 　 × 　 ×× 　非　動　作

００　ＤＢ←ＰＡピン Ｌ Ｌ　 Ｈ　 ０１　ＤＢ←ＰＢピン

１０　ＤＢ←ＰＣピン １１　ＤＢ←ＣＲレジスタ ００　ＤＢ→ＰＡレジスタ

Ｌ Ｈ　↑ ０１　ＤＢ→ＰＢレジスタ １０　ＤＢ→ＰＣレジスタ １１　ＤＢ→ＣＲレジスタ

ＣＲレジスタはＰＡ、ＰＢ、ＰＣの入出力を決める内部レジスタ。ＣＲ（０）　０　ＰＡ＝出力モード　　　　　　１　ＰＡ＝入力モードＣＲ（１）　０　ＰＢ＝出力モード　　　　　　　　　　　　　１　ＰＢ＝入力モード　　　　　　　ＣＲ（２）　０　ＰＣ＝出力モード　　　　　　　　　　　　　１　ＰＣ＝入力モード

　　　ＰＩＯ

ＡＤＲ　　　ＰＡ

ＣＳ　　　　ＰＢＲＤＷＲ　　　　ＰＣ

ＤＢ　　　ＣＲＲＥＳ

２

８

８

８

８

ＲＥＳはＰＡ，ＰＢ，ＰＣを全て入力モードにする負論理の非同期リセット信号。

84

並列ＩＯ　　ｐｉｏ．ｖmodule pio(cs,rd,wr,adr,res,db,pa,pb,pc);parameter n=8;input cs,rd,wr,res;input [1:0]adr;inout [n-1:0]db,pa,pb,pc;

reg [n-1:0]qa,qb,qc,cr,odb;

/***** internal register (reset , cs & wr) *****/always@( 　　　　　　　 or 　　　　　　　 ) begin

if( 　　　　 )begin qa=0; qb=0; qc=0; cr=8'hFF;

endelse if( 　　　 ) 　 case( 　　　 )

0:qa=db; 1:qb=db; 2:qc=db; 3:cr=db;

endcaseend

①①qa,qb,qc,cr は wr をクロック、~res を非同期クリア信号とする FF でcs がアクティブの時、 db の値が adr で選択された qa,qb,qc,cr のいずれかに書き込まれる。

85

/***** port tri-state assign *****/assign pa=( 　　　　　　 )?qa:8'hZZ;assign pb=( 　　　　　　 )?qb:8'hZZ;assign pc=( 　　　　　　 )?qc:8'hZZ;

/***** data selecter *****/always@( 　　　 or 　　 or 　　 or 　　 or 　　 ) begin

case(adr) 0:odb=pa; 1:odb=pb; 2:odb=pc; 3:odb=cr;endcase

end

/***** databus tri-state assign (cs & rd) *****/ assign db=( 　　　　 & 　　　　 )? odb:8'hZZ;

endmodule

②

③

④

②pa は ~cr[0] を制御信号とする双方向バッファ pb は ~cr[1] を制御信号とする双方向バッファ pc は ~cr[2] を制御信号とする双方向バッファ

③は pa,pb,pc,cr をデータ入力　　 adr をセレクト信号　　 odb をデータ出力とする　　データセレクタ

④db は ~cs と ~rd の論理積を制御信号とする双方向バッファ

86

ＰＩＯのテストフィクスチャ　ｐｉｏ．ｔｆ`timescale 1ns/1nsmodule t;reg cs,rd,wr,res;reg [1:0]adr;wire [7:0]db,pa,pb,pc;

integer i;reg [7:0]rd_data;

pio m (.cs(cs),.rd(rd),.wr(wr),.adr(adr),.res(res),.db(db),.pa(pa),.pb(pb),.pc(pc));assign pa=pb; // connect PB to PA

// Enter fixture code heretask wr_task;

input [1:0]adr_dt; input [7:0]wr_dt;begin

cs=0; adr=adr_dt; force db=wr_dt; #50; wr=0; #100; wr=1; #50; cs=1; adr=2'b11; release db; #50;

endendtask

87

task rd_task;input [1:0]adr_dt; output [7:0]rd_dt;begin

cs=0; adr=adr_dt; #50;rd=0; #100;rd_dt=db; rd=1; #50;cs=1; adr=2'b11; #50;

endendtask

initial begincs=1; rd=1; wr=1; adr=2'b11; db=8'bZZ; res=0; #50;res=1; #50;wr_task(3,1); //write CW to CR (PA=in PB,PC=out)for(i=0;i<=255;i=i+1) begin

wr_task(1,i); 　　 // write to PB rd_task(0,rd_data); // read from PA$display("i=%x rd_data=%x",i,rd_data);

end#1000; $finish;

endendmodule // t

88

89

①module digit(clk,res,cin,cout,led);　　 input clk,res,cin;　　 output cout;　　 output [6:0]led;　　 reg [3:0]dgt;　　 reg [6:0]led;②always@(posedge clk) begin

if(res) dgt<=0;else if(cin && (dgt!=9)) dgt<=dgt+1;else if(cin && (dgt==9)) dgt<=0;

　　 end③assign cout=cin & (dgt==9);④always@(dgt) begin

case(dgt)0: led=~7'h3f; 1: led=~7'h06;2: led= ~7’h5b; 3: led=~7’h4f;4: led= ~7’h66; 5: led=~7’h6d;6: led=~7’h7d; 7: led=~7’h27;8: led=~7’h7f; 9: led=~7’h6f;default: led=~7’h00;

endcase　 end　 endmodule

解答例watch1.v

90

⑤module watch1(start,stop,clk,led1,led2,led3,led4);　　 input start,stop,clk;　　 output [6:0]led1,led2,led3,led4;　　 reg [1:0]state;　　 wire dres,enb1,enb2,enb3,enb4;

⑤parameter reset=2'b00;　　 parameter count=2'b01;　　 parameter display=2'b10;

⑤always@(posedge clk) beginif(start & stop) state=reset;else if(start & ~stop) state=count; else if(~start & stop) state=display;

　　 end

　　 assign enb1=(state==count);　　 assign dres=(state==reset);

⑥digit digit1(clk,dres,enb1,enb2,led1);⑦digit digit2(clk,dres,enb2,enb3,led2);　 digit digit3(clk,dres,enb3,enb4,led3);　 digit digit4(clk,dres,enb4, 　　 ,led4);

endmodule

91

解答例　　ｐｉｏ．ｖmodule pio(cs,rd,wr,adr,res,db,pa,pb,pc);parameter n=8;input cs,rd,wr,res;input [1:0]adr;inout [n-1:0]db,pa,pb,pc;

reg [n-1:0]qa,qb,qc,cr,odb;

/***** internal register (reset , cs & wr) *****/always@(posedge wr or negedge res) begin

if(~res)begin qa=0; qb=0; qc=0; cr=8'hFF;

endelse if(~cs) 　 case(adr)

0:qa=db; 1:qb=db; 2:qc=db; 3:cr=db;

endcaseend

92

/***** port tri-state assign *****/assign pa=(~cr[0])?qa:8'hZZ;assign pb=(~cr[1])?qb:8'hZZ;assign pc=(~cr[2])?qc:8'hZZ;

/***** data selecter *****/always@(adr or pa or pb or pc or cr) begin

case(adr) 0:odb=pa; 1:odb=pb; 2:odb=pc; 3:odb=cr;endcase

end

/***** databus tri-state assign (cs & rd) *****/ assign db=(~cs & ~rd)? odb:8'hZZ;

endmodule