Xilinx CPLD kola XC9500 serija CoolRunner™ serija

Goran Mišić, 12103

Šta je CPLD kolo? CPLD kolo je kombinacija potpuno programabilnih AND/OR mreža i

blokova makroćelija. AND/OR mreža je reprogramabilna; obavlja mnoštvo kombinacionih logičkih

funkcija. Makroćelije su funkcionalni blokovi sa kombinaciono/sekvencijalnom

logikom; pružaju dodatnu fleksibilnost u vidu mogućnosti izbora različitih povratnih veza i funkcije pripadajućih pinova.

Zašto koristiti CPLD? Zahvaljujući jedinstvenim mogućnostima CPLD kola, njihovo korišćenje pri

projektovanju digitalnih sistema pruža čitav niz prednosti: Reprogramabilnost - sistem se moze rekonfigurisati gotovo proizvoljan broj puta;

mogućnost poboljšavanja i otklanjanja grešaka; izmena projekta je brza, jeftina, u bilo kom trenutku i sa bilo kog mesta

Jednostavnost - jednostavno korišćenje, brzo, lako i jeftino projektovanje NV memorija - programirana funkcija se ne gubi pri prestanku napajanja i dostupna

je odmah posle uključenja Ekonomičnost - niska cena; mali broj dodatnih komponenti; manja, jednostavnija i

jeftinija štampana pločica

Uporedna tabela Xilinx CPLD kola

KarakteristikaFamilija CPLD kola

XC9500 serija CoolRunner™ serijaXC9500 XC9500XL/XV XPLA3 CoolRunner-II

Napon [V] 5.0 3.3/2.5 3.3 1.8

Makroćelija 36-288 36-288 32-512 32-512

I/O 34-192 34-192 36-260 21-270

I/O tolerancija 5.0, 3.3 5.0/3.3, 2.5, 1.8 5.0 3.3, 2.5, 1.8, 1.5

tpd/fmax (najbrža) 5ns/100MHz 5ns/222MHz 4.5ns/213MHz 3.8ns/323MHz

Standby Low power mod Low power mod 56.1µW 28.8µW

I/O standard LVTTL, LVCMOS

LVTTL, LVCMOS

LVTTL, LVCMOS

LVTTL, LVCMOS,

HSTL, SSTL

Projektovanje pomoću CPLD kola Korak 1: izbor odgovarajućeg kola prema sledećim kriterijumima:

Logički kapacitet Performanse (brzina) Napon napajanja i potrošnja Pakovanje (dimenzija čipa i potreban broj pinova)

Korak 2: izbor odgovarajućeg softvera Prema obimu i zahtevima projekta determinisati potreban softver. Za bazično

projektovanje je dovoljan besplatni ISE WebPACK (http://www.xilinx.com/ise/logic_design_prod/webpack.htm)

Korak 3: implementacija projekta Projektovanje i simulacija (testiranje) sistema pomoću softvera Programiranje (potreban je JTAG programator) i testiranje prototipa Pisanje odgovarajuće projektne dokumentacije

Serija XC9500 - karakteristike Visoke performanse Veliki raspon logičkog kapaciteta 5V "in-system programmable" (ISP) čipovi

minimalno 10,000 ciklusa programiranja/brisanja Poboljšana "pin-locking" arhitektura Flexibilni 36in/18out programabilni logički blokovi

90 članova proizvoda (product terms - PT) vezana su za bilo koju ili svih 18 makroćelija

Globalni and PT clock, dozvola izlaza (output enable), set i reset signali Obimna podrška IEEE Std 1149.1 boundary-scan (JTAG) Programabilni mod rada sa redukovanom potrošnjom za svaku makroćeliju Slew rate kontrola na pojedinačnim izlazima Mogućnost programiranja prinova za masu Poboljšana mogućnost bezbednosti i zaštite projekta Velika struja izlaza (24 mA) 3.3V ili 5V I/O Napredna CMOS 5V FastFLASH™ tehnologija Podrška paralelnom programiranju više XC9500 kola

Serija XC9500 - uporedna tabela XC9536 XC9572 XC95108 XC95144 XC95216 XC95288

Makroćelija 36 72 108 144 216 288

Upotrebljivih gejtova 800 1600 2400 3200 4800 6400

Registara 36 72 108 144 216 288

tPD(ns)[za najbrža kola]

5 7.5 7.5 7.5 10 15

fCNT(MHz)[16-bitni brojači]

100 125 125 125 111.1 92.2

fSYSTEM(MHz)[opšta namena]

100 83.3 83.3 83.3 66.7 56.6

Serija XC9500 - arhitektura

Serija XC9500 - programabilni logički blok

Serija XC9500 - makroćelija unutar programabilnog logičkog bloka

Serija XC9500 - veza makroćelija sa pinovima Clock i Set/Reset

Serija XC9500 - PT alokator

PT alokator

Primer kombinovanja parcijalnih suma proizvoda više makroćelija

Serija XC9500 - unutrašnja logika PT alokatora

Serija XC9500 - Fast CONNECT prekidačka matrica

Serija XC9500 - I/O blok i PT dozvola izlaza

Serija XC9500XL/XV - karakteristikeSem standardnih osobina, čipove iz ove serije karakteriše:

Optimizovani su za 3.3V (XL) / 2.5V (XV) sisteme visokih performansi Smanjena potrošnja Višenaponski način rada

Flexibilni 54in/18out programabilni logički blokovi Do 90 članova proizvoda (PT) po makroćeliji sa pojedinačnom PT alokacijom Lokalna Clock inverzija sa tri globalna i jednim PT Clock-om Bus-hold kolo na svim korisničkim pinovima

Izuzetan kvalitet i pouzdanost Minimalno 10,000 ciklusa programiranja/brisanja Čuvanje podataka 20 godina ESD zaštita premašuje 2000V

Čipovi su pin-kompatibilni sa drugim čipovima iz iste serije

Serija XC9500XL/XV - uporedna tabela

XC9536XL/XV

XC9572XL/XV

XC95144XL/XV

XC95288XL/XV

Makroćelija 36 72 144 288

Upotrebljivih gejtova 800 1600 3200 6400

Registara 36 72 144 288

tPD(ns)[za najbrža kola]

5 5 5 6

fSYSTEM(MHz)[opšta namena]

178/222 178/222 178/222 208

Serija XC9500XL/XV - arhitektura

Serija XC9500XL/XV - makroćelija unutar programabilnog logičkog bloka

Serija XC9500XL/XV - veza makroćelija sa pinovima Clock i Set/Reset

Serija XC9500XL/XV - unutrašnja logika PT alokatora

Serija CoolRunner XPLA3 Fast Zero Power™ (FZP) tehnika projektovanja obezbeđuje ultra-nisku potrošnju

i vrlo visoku brzinu Tipična standby struja je 17 do 18 μA na 25° C

Inovativna CoolRunner™ XPLA3 arhitektura kombinuje visoku brzinu i ekstremnu fleksibilnost

Napredni 0.35μ metal-petoslojni EEPROM proces 1,000 ciklusa programiranja/brisanja Čuvanje podataka 20 godina

3V ISP korišćenjem JTAG IEEE 1149.1 interfejsa 5V toleracija I/O pinova Single pass logika proširiva do 48 članova proizvoda Inovativna Control Term struktura obezbeđuje kompleksni asinhroni Clock

Asinhroni Clock, preset/reset i Clock enable makroćelija Četiri kontrola output enable po logičkom bloku Foldback NAND za optimizaciju sinteze Univerzalni 3-state koji olakšava testiranje

Serija CoolRunner XPLA3 - uporedna tabela

XCR3032XL

XCR3064XL

XCR3128XL

XCR3256XL

XCR3384XL

XCR3512XL

Makroćelija 32 64 128 256 384 512

Upotrebljivih gejtova 750 1500 3000 6000 9000 12000

Registara 32 64 128 256 384 512

TPD (ns) 4.5 5.5 5.5 7.0 7.0 7.0

fSYSTEM

(MHz)213 192 175 154 135 135

ICCSB (μA) 17 17 17 18 18 18

Serija CoolRunner XPLA3 - arhitektura

Serija CoolRunner XPLA3 - logički blok

Svaki logički blok sadrži PLA (programabilna i AND i OR mreza, koja generiše kontrolne i clock uslove) i logičke ćelije. Ulazi PLA su direktno vezani za ZIA.

Serija CoolRunner XPLA3 - multiplekser funkcija promenljivih (Variable Function Muliplexer - VMF)

VFM povećava logičku optimizaciju implementiranjem nekih dvoulaznih logičkih funkcija pre ulaska u makroćeliju

Serija CoolRunner XPLA3 - makroćelija

Svaka od makroćelija može obezbediti kominacionu ili sekvencijalnu logiku. Makroćelije se prilagođavaju asinhronom presetu/resetu i "power-on" inicijalnom stanju.

Serija CoolRunner XPLA3 - I/O ćelija

Serija CoolRunner-II CPLD optimizovan za 1.8V sisteme

Najbrži CPLD sa malom potrošnjom Najbolji CPLD sa 0.18 mikronskim CMOS-om

Višenaponski I/O rad (1.5V do 3.3V) Napredne sistemske karakteristike

On-The-Fly rekonfiguracija (OTF) Opcionalni Schmitt trigger ulaz (po pinu) Višestruki I/O blokovi Nenadmašno upravljanje malom potrošnjom

DataGATE spoljašna kontrola signala Opcionalni DualEDGE trigerovani registri Fleksibilni clock modovi

Clock delitelj (÷ 2,4,6,8,10,12,14,16) CoolCLOCK Višestruki globalni clock-ovi sa faznom selekcijom (po makroćeliji)

Višestruki globalni output enable Globalni set/reset PLA arhitektura

100% PT rutabilnost kroz logičke blokove

Serija CoolRunner-II - uporedna tabela

XC2C32A XC2C64A XC2C128 XC2C256 XC2C384 XC2C512

Makroćelija 32 64 128 256 384 512

Max I/O 33 64 100 184 240 270

TPD (ns) 3.8 4.6 5.7 5.7 7.1 7.1

FSYSTEM (MHz) 323 263 244 256 217 179

ICC (μA)0 MHz, 25°C (typ) 16 17 19 21 23 25

ICC(mA)50 MHz,70°C (max)

2.5 5 10 27 45 55

Serija CoolRunner-II - arhitektura

Serija CoolRunner-II - logički blok

Serija CoolRunner-II - makroćelija

Xilinx Za prezentaciju je korišćen materijal koji se

može naći na http://www.xilinx.com/

Goran Mišić, 12103