Post on 06-Feb-2021
IC CAD 실험 Analog part
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*Analog circuit designTR level circuit design
TR level simulation
Layout
Post layout simulation
Fabrication
Cadence layout editor 를이용한손으로하는~layout, Hspice, cadence 를이용한 post layout simulation
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*Cadence layout editorExample> NMOS의 layout
cd cadence
icfb &
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*Cadence layout editorTools Library manager
Example> NMOS의 layout
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*Cadence layout editorLibrary manager File New Library Name 에 CH3 라고쓴다.
Example> NMOS의 layout
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*Cadence layout editorTechnology File 불러오기 MOSFET 에대한 model 이정의되어있는파일
Example> NMOS의 layout
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*Cadence layout editorTechnology File 불러오기 MOSFET 에대한 model 이정의되어있는파일
../../ 두번올라가신뒤/cadence 에서FreePDK45_ic5141.tf 라는파일을선택!!OK 연타
Example> NMOS의 layout
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*Cadence layout editor- Schematic 그리기
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*Cadence layout editorLibrary manager File New Cell View Library Name CH3
Cell name NMOSTool Virtuoso
Example> NMOS의 layout
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*Cadence layout editor
Layout editor
단축키E : Display optionI : Instance 불러오기C : copyQ: Instance 의상태보기F : 화면크기 fitR : 사각형그리기S : layer 늘리기K : ruler 소환길이재기Shift + K : 소환된 ruler 없애기
Layer SelectWindow (LSW)
Example> NMOS의 layout
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*Cadence layout editorExample> NMOS의 layout
E Display options X snap spacing : 0.005, Y snap spacing : 0.005 로고친다.
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*Cadence layout editor1. Poly 를생성한다 (0.05 * 0.25)
R, S, C, Q 의기능을확인해보자
P+ 입니다! 오타!!
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*Cadence layout editor2. Active 를생성한다 (0.3 * 0.25)
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*Cadence layout editor3. Nimplant를생성한다 (0.32 * 0.27)
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*Cadence layout editor4. Pwell을생성한다 (0.34 * 0.29)
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*Cadence layout editor4. Contact 을생성한다 (0.065 * 0.065)
0.05
0.065
0.065
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*Cadence layout editor5. Metal1 을생성한다.
0.020.045
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*Cadence layout editor6. Design Rule Check(DRC) 를수행한다.
Calibre Run DRC
Output file
현재의 layout viewer 로부터추출
Rule file 은자동으로import 된다.
실행
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*Cadence layout editor6. Design Rule Check(DRC) 를수행한다.
더블클릭해보면error 가난곳의위치를표시해준다.
어떤에러인지를설명해준다.
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*Cadence layout editor7. Layout 을고치고다시 DRC 수행
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*Cadence layout editor8. Bulk (Active) 생성
0.1
0.1
0.25
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*Cadence layout editor9. Bulk (pimplant와 contact 및 metal1) 생성
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*Cadence layout editor10. Gate 에 metal 연결
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*Cadence layout editor11. label 붙이기
Create Label
크기조절
반드시 pin layer 를선택하여야함!!
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*Cadence layout editor13. Layout Vs. Schematic (LVS) 수행
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*Cadence layout editor13. Layout Vs. Schematic (LVS) 수행
Calibre Run LVS (반드시 save 후에실행할것)
Check!
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*Cadence layout editor13. Layout Vs. Schematic (LVS) 수행
Setup LVS Options Connect tap Connect all nets by name 선택
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*Cadence layout editor13. Layout Vs. Schematic (LVS) 수행
더블클릭하면 error 의위치보여줌
Error 의내용을보여줌
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*Cadence layout editor14. 수정후다시 LVS 수행
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*과제PMOS/NMOS layout & DRC & LVS
PMOS W=25u, L=0.3uPMOS W=25u, L=0.05uPMOS W=50u, L=0.3uNMOS W=10u, L=0.3uNMOS W=10u, L=0.05uNMOS W=20u, L=0.3u
NMOS PMOS
Well PWELL NWELL
Implant (Transistor) Nimplant Pimplant
Implant (Bulk Contact) Pimplant Nimplant
제출리스트(1) 레이아웃 캡쳐(2) DRC 에러없는 화면 캡쳐(6개각각)(3) LVS Correct 화면 캡쳐(6개각각)