Post on 31-Dec-2014
FAMILIA CYCLONE II(ALTERA)
Diagrama de bloques del Cyclone II
Elemento lógico
Elemento lógico: aspectos importantes
El registro programable puede emular la operación de un flip-flop D, JK o RS.
El LE tiene tres salidas que pueden enviarse a los recursos globales deinterconexión, al recurso local de interconexión o los accesos directos a otros LEs.
Para funciones combinacionales, la LUT maneja directamente las salidas.
La salida del registro puede realimentarse al mismo LE (nuevo!)
Salida para cadena de registro (y entrada) facilita la implementación de registros de desplazamiento.
Elemento lógico: modo de operación normal
Modo de operación normal: aspectos importantes
El modo normal es conveniente para implementación de lógica depropósito general.
Cuatro entradas son conectadas a la LUT
El compilador selecciona automáticamente si utiliza “data 3” o “carry”
En modo normal se pueden utilizar el registro y la lógica combinacionalindependientemente
El modo normal soporta realimentación del FF al mismo LE.
Elemento lógico: modo de operación aritmético
Modo aritmético: aspectos importantes
Orientado a la implementación de sumadores, contadores, acumuladores y comparadores.
En modo aritmético se pueden utilizar la lógica combinacional y elregistro para funciones no relacionadas.
Es posible realimentar la salida del FF a la entrada del LE.
El compilador crea la cadena de carry automáticamente
Estructura del LAB (Logic Array Block)
LAB: links de conexión directos
Multi Track: aspectos generales
Las conexiones entre LEs, memorias, multiplicadores y dispositivos deentrada-salida, son provistas por los recursos de la Multi Track.
Provee líneas de diferente velocidad para conexiones intra o interbloques del diseño.
Multi Track consiste de filas (direct links, R4 y R24) y columnas(register chains, C4 y C16) de interconexiones de distancias fijas.
Multi Track: interconexión de filas
Rutean señales desde y hacia LABs, Memorias, PLLs y multiplicadoresdentro de la misma fila. Los recursos incluyen:
Interconexiones directas entre LABs y bloques adyacentesInterconexiones R4 que se expanden a través de 4 bloques Interconexiones R24 que dan acceso rápido en distancias del orden del dispositivo.
Multi Track: interconexión de columnas
Cada columna de LABs es servida por una columna de interconexióndedicada que rutea señales verticalmente entre LABs, bloques dememoria, multiplicadores y filas y columnas de bloques de I/O. Los recursos incluyen:
Interconexiones para cadenas de registro dentro del LABInterconexiones C4 que pueden conectar distancias de 4 bloques Interconexiones C16 que dan acceso rápido para líneas de ruteo vertical largas.
Multi Track: barrales de conexión R4
Multi Track: barrales de conexión C4
Distribución global de señales de reloj:Bloques de control
Distribución global de señales de reloj:Multiplexores para buses de reloj
Cyclone II provee hasta 16 circuitos de clock globales.Se utilizan multiplexores para formar buses de 6 líneas para manejarcolumnas y filas de elementos de I/O y filas de LABs. Un multiplexoren el nivel LAB selecciona 2 de las 6 señales para alimentar los registros dentro del LAB.
Bloques de memoria embebidos
Se trata de bloques denominados M4K que están distribuidos en columnas.
Estos bloques proveen registros de entrada para sincronizar la escritura y registros de salida que permiten la operación en estructuraspipeline. Los registros de entrada pueden no utilizarse pero no los de salida.
Ofrece las siguientes características:
4608 bits de RAM250 MHzOperación puerto único o dual port verdadera o simpleEmulación de registros de desplazamiento, memorias FIFO o ROM
Bloques de memoria embebidos: Características principales
Bloques de memoria embebidos: Características principales
Bloques de memoria embebidos: Modos de operación
Bloques de memoria embebidos: Interfaz
BLOQUES DE MEMORIA M4K
Todos los bloques de memoria M4K soportan “byte enable” que enmascarael dato de entrada de tal forma que solo bytes específicos se escriben.
Los bytes no escritos retienen los valores anteriores a la escritura.
El valor por defecto es 1 (habilitada la escritura)
Se soportan bytes enables cuando el dato de entrada es de 1, 2, 4, 8, 9, 16, 18, 32, o 36 bits. Cuando el dato de entrada es de 1, 2, 4, 8 y 9 bits, se comporta como un write enable redundante ya que el dato tiene un ancho menor o igual a un byte.
Byte enable
Byte enable: Tabla resumen
BLOQUES DE MEMORIA M4K: Modos de operación
Modo single port
El modo single port soporta operaciones de lectura y escritura no simultáneas.
Durante la operación de escritura los datos escritos están disponibles a la salida de la memoria. Cuando los registros de salida son puenteados, los nuevos datos están disponibles en el mismo flanco de reloj con que se los escribe.
La memoria puede configurarse de la siguientes formas:
■ 4K × 1 ■ 2K × 2 ■ 1K × 4■ 512 × 8 ■ 512 × 9 ■ 256 × 16■ 256 × 18 ■ 128 × 32 ■ 128 × 36
BLOQUES DE MEMORIA M4K: Modos de operación
Modo single port: diagrama esquemático
BLOQUES DE MEMORIA M4K: Modos de operación
Este modo soporta operaciones de lectura y escritura simultáneas.
Se permiten diferentes anchos de puertos de lectura y escritura.
Modo simple dual-port
BLOQUES DE MEMORIA M4K: Modos de operación
Modo simple dual-port: diagrama esquemático
BLOQUES DE MEMORIA M4K: Modos de operación
Modo true dual-port
Este modo soporta cualquier combinación de operaciones de dos puertos: dos lecturas, dos escrituras o una lectura y una escritura a dos frecuencias de reloj diferentes.
La configuración de bits más ancha in este modo es 256x16 bits (18 bits con paridad).
Las salidas de la RAM están en lectura cuando se escribe. Esto significa que durante una operación de escritura, el dato escrito en el puerto A o B va a las salidas A o B respectivamente.
La escritura a la misma dirección desde ambos puertos resulta en un dato desconocido. Este conflicto debe ser resuelto mediante lógica externa a la RAM
BLOQUES DE MEMORIA M4K: Modos de operación
Modo true dual-port: configuraciones posibles
BLOQUES DE MEMORIA M4K: Modos de operación
Modo true dual-port: diagrama esquemático
BLOQUES DE MEMORIA M4K: Modos de operación
Modo shift register
Los bloques de memoria pueden configurarse como registros de desplazamiento para aplicaciones DSP tales como filtros FIR, generadores de números aleatorios, auto correlación, etc.
Estas aplicaciones requieren de almacenamiento local que se hace normalmente con flip-flops, lo cual es inconveniente para grandes registros. La memoria es más eficiente ya que ahorra recursos de interconexión y celdas lógicas.
El tamaño (WxMxN) de un shift se determina mediante el ancho de entrada (w), la longitud de los taps (M) y el número de taps (N). Los bloques de memoria pueden se cascadeados para lograr registros más grandes.
BLOQUES DE MEMORIA M4K: Modos de operación
Modo ROM
Los bloques de memoria pueden emular ROM. Un archivo inicializa el contenido de la memoria.
Las líneas de dirección de la ROM son registradas, las salidas pueden ser registradas o no.
Las operaciones de lectura de la ROM son iguales a las de lectura de la single-port RAM.
El bloque de memoria puede implementar una FIFO de clock único o doble.
Las FIFO tienen siempre entradas síncronas pero las salidas son siempre combinacionales.
Modo FIFO
BLOQUES DE MEMORIA M4K: Modos de operación
Modo true dual port con clocks independientes
BLOQUES DE MEMORIA M4K: Modos de operación
Modo true dual port con clock input/output
BLOQUES DE MEMORIA M4K: Modos de operación
Modo simple dual port con clock input/output
Multiplicadores embebidos
Cyclone 2 ofrece multiplicadores “hard” embebidos, orientados aaplicaciones en las cuales debe funcionar como plataforma DSP ocomo coprocesador matemático de un procesador principal.
Además de los multiplicadores embebidos pueden implementarse En los bloques M4K multiplicadores “soft”, que amplían las capacidadesdel dispositivo.
Están dispuestos en una o tres columnas dependiendo del dispositivo. Están rodeados por LABS
Multiplicadores embebidos
Multiplicadores embebidos
Multiplicadores embebidos:Arquitectura
Multiplicadores embebidos
Multiplicadores embebidos: modos de operación
Multiplicadores embebidos:Modo multiplicador de 18 bits
Multiplicadores embebidos:Modo multiplicador de 9 bits
Multiplicadores embebidos: interfaz
Lazos de enganche en fase (PLLs) embebidos
Los dispositivos Cyclone II ofrecen hasta 4 PLLs embebidos parala generación robusta de señales de reloj para lógica interna, externay para interfaces de entrada-salida.
Como todo PLL puede usarse como sintetizador de frecuencias, permitiendo multiplicación y división de frecuencias, desplazamiento de fase y ciclo de trabajo programable.
PLLs embebidos: arquitectura
Estándares de entrada/salida
Estándares de entrada/salida
Estándares de entrada/salida
FAMILIA CYCLONE(ALTERA)
Diagrama de bloques del Cyclone
Resumen de recursos del Cyclone
Estructura del LAB del Cyclone
Elemento lógico del Cyclone
Bloque de memoria embebido
FAMILIA CYCLONE III
(ALTERA)
Arquitectura del Cyclone III
Table 1. Cyclone III Device Overview Table
Device LEs M9K Memory Blocks
Total Memory (Mbits)
Multipliers PLLs Maximum User I/O Pins
EP3C5 5,136 46 0.4 23 2 182
EP3C10 10,320 46 0.4 23 2 182
EP3C16 15,408 56 0.5 56 4 346
EP3C25 24,624 66 0.6 66 4 215
EP3C40 39,600 126 1.1 126 4 535
EP3C55 55,856 260 2.3 156 4 377
EP3C80 81,264 305 2.7 244 4 429
EP3C120 119,088 432 3.9 288 4 531
EP3CLS70 70,208 333 3.1 200 4 413
EP3CLS100 100,448 483 4.5 276 4 413
EP3CLS150 150,848 666 6.1 320 4 413
EP3CLS200 198,464 891 8.2 396 4 413
Resumen de recursos del Cyclone III
Elemento lógico del Cyclone III
LAB del Cyclone III
Mem
ori
a d
el C
ycl
on
e III
Multiplicadores embebidos del Cyclone III
Multiplicadores embebidos del Cyclone III
FAMILIA CYCLONE IV
(ALTERA)
Arquitectura del Cyclone IV
Resumen de recursos del Cyclone IV
Device EP4CGX15 EP4CGX22 EP4CGX30 EP4CGX50 EP4CGX75 EP4CGX110 EP4CGX150
Logic Elements (LEs)
14,400 21,280 29,440 49,888 73,920 109,424 149,760
M9K Memory Blocks
60 84 120 278 462 610 720
Embedded Memory (Kbits)
540 756 1,080 2,502 4,158 5,490 6,480
18-Bit x 18-Bit Multipliers
0 40 80 140 198 280 360
PCIe Hard IP Block
1 1 1 1 1 1 1
PLLs (1) 3 4 4 8 8 8 8
Transceiver I/Os
2 4 4 8 8 8 8
Maxium User I/Os
72 150 290 310 310 475 475
Maximum Differential Channels
25 64 109 140 140 216 216
Elemento lógico del Cyclone IV
LAB del Cyclone IV
Mem
ori
a d
el C
ycl
on
e IV
Multiplicadores embebidos del Cyclone IV