Post on 17-Apr-2015
EE1411
FABRICAÇÃO DOS WAFERS
1
Processo de FabricaçãoProcesso de FabricaçãoObtenção de Silício MonocristalinoObtenção de Silício Monocristalino
suportesuporte
semente de silíciosemente de silíciomonocristalinomonocristalino
silício purosilício purofundidofundido
Ao contato com a sementeAo contato com a sementeo silício fundido começa a o silício fundido começa a cristalizar seguindo a cristalizar seguindo a orientação dos cristais daorientação dos cristais dasementesemente
Obtenção de Silício MonocristalinoObtenção de Silício Monocristalino
lingote de silíciolingote de silíciomonocristalinomonocristalino
Após o lingote adquirir o diâmetroApós o lingote adquirir o diâmetrodesejado, ele começa a ser puxadodesejado, ele começa a ser puxadopara cimapara cima
Processo de FabricaçãoProcesso de Fabricação
Obtenção de Silício MonocristalinoObtenção de Silício Monocristalino
Processo de FabricaçãoProcesso de Fabricação
Silicon IngotSilicon Ingot
A single crystal of silicon, a silicon ingot, grown by the Czochralski technique. The diameter of the ingot is 6 inches – 15 cm. (Courtesy of Texas Instruments.
ATUAL!
Corte dos wafersCorte dos wafers
Processo de FabricaçãoProcesso de Fabricação
Antes do corte dos wafers é efetuadoAntes do corte dos wafers é efetuadoum corte de marcação da orientaçãoum corte de marcação da orientaçãodos eixos x/y.dos eixos x/y.
Polimento dos lingotes de silício monocristalinoPolimento dos lingotes de silício monocristalino
Processo de FabricaçãoProcesso de Fabricação
Após o crescimento do lingote de silícioApós o crescimento do lingote de silíciomonocristalino, este passa por um processo monocristalino, este passa por um processo dedepolimento, antes do corte em fatias (wafers).polimento, antes do corte em fatias (wafers).
Polimento dos wafers de silício monocristalinoPolimento dos wafers de silício monocristalino
Processo de FabricaçãoProcesso de Fabricação
Cada wafer passa individualmente por um Cada wafer passa individualmente por um processo de polimento, tanto das bordas comoprocesso de polimento, tanto das bordas comode suas superfícies.de suas superfícies.
Planarization: Polishing the Wafers
From Smithsonian, 2000
Polimento e limpeza dos wafers de silício monocristalinoPolimento e limpeza dos wafers de silício monocristalino
Processo de FabricaçãoProcesso de Fabricação
A sala limpa - INTEL
A sala limpa - INTEL
A sala limpa usa uma iluminação laranja e não branca como as demais salas limpas, isso porque o material fotossensível reage à luz branca.
Tecnologia 90nm (INTEL Pentium)
Tecnologia 65nm (INTEL Pentium)
• Foram chamados pela Intel de “Presler”, nesta tecnologia destaca-se o alto poder de “overclock” que este processador oferece, isso porque ele aquece relativamente muito pouco. O Presler é composto de 2 núcles de 65nm chamados “Cedar Mill”, o que torna ele um chip binuclear. Foram lançados no segundo semestre de 2005, na arquitetura do Pentium D.
• O núcleo do Presler possui 376 milhões de transistores ocupando uma área de 162mm2. As principais características que a tecnologia de 65nm nos oferece são as seguintes:
Núcleo do Presler (65nm).
EE14116
FABRICAÇÃO DOS CIRCUITOS
INTEGRADOS
16
EE14117
CMOS ProcessCMOS Process
17
polisilíciopolisilícioAlAl
SiOSiO22
poço Npoço N
substrato P substrato P --
NN++ NN++ PP++ PP++
EE14118
A Modern CMOS ProcessA Modern CMOS Process
18
p-well n-well
p+
p-epi
SiO2
AlCu
poly
n+
SiO2
p+
gate-oxide
Tungsten
TiSi2
Dual-Well Trench-Isolated CMOS ProcessDual-Well Trench-Isolated CMOS Process
EE14119
Circuit Under DesignCircuit Under Design
19
VDD VDD
VinVout
M1
M2
M3
M4
Vout2
EE14120
Its Layout ViewIts Layout View
20
EE14121
CMOS Process at a Glance (1/5)CMOS Process at a Glance (1/5)
21
Define active areasEtch and fill trenches
Implant well regions
Deposit and patternpolysilicon layer
Implant source and drainregions and substrate contacts
Create contact and via windowsDeposit and pattern metal layers
EE14122
CMOS Process Walk-Through (2/5)CMOS Process Walk-Through (2/5)
22
p+
p-epi
(a) Base material: p+ substrate with p-epi layer
Camada epitaxial: 2 m, onde são fabricados os transistores
2 m
100 m
a 500 m
p+
p-epiSiO2
3SiN
4 (b) After gate-oxide growth and
sacrificial nitride deposition (acts as abuffer layer): implantação iônica ou CVD.
Área ativa: onde são implantados os transistores.Área de campo: restante da superfície.
SI2N4 – (nitreto de silício) – delimita e protege a área ativa.
p+
(c) After plasma etch of insulatingtrenches using the inverse of the active area mask
Remove-se por corrosão, expõe a área de campo
EE14123
CMOS Process Walk-Through (3/5)CMOS Process Walk-Through (3/5)
23
SiO2(d) After trench filling, CMP planarization, and removal of sacrificial nitride
CMP: Chemical/Mechanical Planarization.Crescimento do óxido de campo por deposição (CVD). Óxido de campo: maior isolação elétrica.
óxido de campo
(e) After n-well and VTp adjust implants
n
Criação do Poço N
(f) After p-well andVTn adjust implants
p
Criação do Poço P
3SiN
4
EE14124
CMOS Process Walk-Through (4/5)CMOS Process Walk-Through (4/5)
24
(g) After polysilicon deposition(sputtering) and etch.
poly(silicon)
(h) After n+ source/drain andp+ source/drain implants. These
p+n+
steps also dope the polysilicon.
(i) After (CVD) deposition of SiO2
insulator and contact hole etch.
SiO2
EE14125
CMOS Process Walk-Through (5/5)CMOS Process Walk-Through (5/5)
25
(j) After (sputtering) deposition and patterning of first Al layer.
Al
(k) After deposition of SiO2insulator, etching of via’s,
deposition and patterning ofsecond layer of Al.
AlSiO2
EE14126
Advanced MetallizationAdvanced Metallization
26
EE14127
Eta
pas
do
Pro
cess
o d
e F
abri
caçã
o
par
a T
ecn
olo
gia
CM
OS
N-W
ell
Típ
ica
EE14128
Eta
pas
do
Pro
cess
o d
e F
abri
caçã
o
par
a T
ecn
olo
gia
CM
OS
P-W
ell
Típ
ica:
m
ásca
ras
de
lito
gra
fia
(1/2
)
EE1412929
Eta
pas
do
Pro
cess
o d
e F
abri
caçã
o
par
a T
ecn
olo
gia
CM
OS
P-W
ell
Típ
ica:
m
ásca
ras
de
lito
gra
fia
(2/2
)
EE1413030
Obs: falta a camada de SiO2 nestas
etapas!
Eta
pas
do
Pro
cess
o d
e F
abri
caçã
o
par
a T
ecn
olo
gia
CM
OS
SO
I (1
/2)
No final do processo ,
este vai ser o óxido de
gate!
EE14131
Eta
pas
do
Pro
cess
o d
e F
abri
caçã
o
par
a T
ecn
olo
gia
CM
OS
SO
I (2
/2)
EE14132
Advanced MetallizationAdvanced Metallization
32
EE14133
REGRAS DE PROJETO
33
EE14134
3D Perspective3D Perspective
34
Polysilicon Aluminum
EE14135
Design RulesDesign Rules
Interface between designer and process engineer
Guidelines for constructing process masks
Unit dimension: Minimum line width– scalable design rules: lambda parameter– absolute dimensions (micron/nano rules)
35
EE14136
CMOS Process LayersCMOS Process Layers
36
Layer
Polysilicon
Metal1
Metal2
Contact To Poly
Contact To Diffusion
Via
Well (p,n)
Active Area (n+,p+)
Color Representation
Yellow
Green
Red
Blue
Magenta
Black
Black
Black
Select (p+,n+) Green
Select the areas to be doped inside an Active Area
EE14137
Layers in 0.25 Layers in 0.25 m CMOS processm CMOS process
EE14138
Intra-Layer Design RulesIntra-Layer Design Rules
38
Metal24
3
10
90
Well
Active3
3
Polysilicon
2
2
Different PotentialSame Potential
Metal13
3
2
Contactor Via
Select
2
or6
2Hole
EE14139
Transistor LayoutTransistor Layout
39
1
2
5
3
Tra
nsis
tor
EE14140
Vias and ContactsVias and Contacts
40
1
2
1
Via
Metal toPoly ContactMetal to
Active Contact
1
2
5
4
3 2
2
EE14141
Select LayerSelect Layer
41
1
3 3
2
2
2
WellSubstrate
Select3
5
EE14142
CMOS Inverter LayoutCMOS Inverter Layout
42
A A’
np-substrate Field
Oxidep+n+
In
Out
GND VDD
(a) Layout
(b) Cross-Section along A-A’
A A’
EE1414343
33
55
2,252,252,52,5
66
66
44
11
EE14144
Layout EditorLayout Editor
44
max Layer Representation
Metals (five) and vias/contacts between the interconnect levels
Note that m5 connects only to m4, m4 only to m3, etc., and m1 only to poly, ndif, and pdif
Some technologies support “stacked vias”
Wells (nw) and other select areas (pplus, nplus, prb)
Active – substrate (poly gates), transistor channels (nfet, pfet), source and drain diffusions (ndif, pdif), and well contacts (nwc, pwc)
Not used with MicroWind!
Not used with MicroWind!
CMOS Inverter max Layout
VDD
GND
NMOS (2/.24 = 8/1)
PMOS (4/.24 = 16/1)
metal2
metal1polysilicon
InOut
metal1-poly via
metal2-metal1 via
metal1-diff via
pfet
nfet
pdif
ndif
EE14147
Design Rule CheckerDesign Rule Checker
47
poly_not_fet to all_diff minimum spacing = 0.14 um.
EE14148
Sticks DiagramSticks Diagram
48
1
3
In Out
VDD
GND
Stick diagram of inverter
• Dimensionless layout entities
• Only topology is important
• Final layout generated by “compaction” program
EE14149
Packaging (empacotamento)
49
EE14150
Packaging RequirementsPackaging Requirements
Electrical: Low parasitics Mechanical: Reliable and robust Thermal: Efficient heat removal Economical: Cheap
50
EE14151
Bonding TechniquesBonding Techniques
51
Lead Frame
Substrate
Die
Pad
Wire Bonding
EE14152
Tape-Automated Bonding (TAB)Tape-Automated Bonding (TAB)
52
Chip On Board (COB)
(a) Polymer Tape with imprinted
(b) Die attachment using solder bumps.
wiring pattern.
Substrate
Die
Solder BumpFilm + Pattern
Sprockethole
Polymer film
Leadframe
Testpads
EE141
(a) Polymer Tape with imprinted
(b) Die attachment using solder bumps.
wiring pattern.
Substrate
Die
Solder BumpFilm + Pattern
Sprockethole
Polymer film
Leadframe
Testpads
Chip on Board (COB)Chip on Board (COB)
EE14154
Flip-Chip BondingFlip-Chip Bonding
54
Solder bumps
Substrate
Die
Interconnect
layers
EE14155
Package-to-Board InterconnectPackage-to-Board Interconnect
55
(a) Through-Hole Mounting (b) Surface Mount
EE14156
Package TypesPackage Types
56
EE1415757
Package TypesPackage Types
EE14158
Package ParametersPackage Parameters
58
EE14159
Multi-Chip ModulesMulti-Chip Modules
59