IGBTのスパイスモデル

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2011年4月21日(木曜日)

1.IGBTのスパイスモデル1.1 ヘフナモデル(パラメータモデル)

1.2 MOSFET+BJTモデル1.3 Simplorer独自パラメータモデル

2.IGBTモデルとSiC SBDモデルを活用したシミュレーション

2.1 PFC回路シミュレーション2.2 損失計算方法

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IGBTのスパイスモデルの推移

PSpiceIGBTModel

PSpiceIGBTModel

+等価回路

MOSFET+

BJT

[デファクトスタンダード]

SPICEの世界

Simplorerの世界

Simplorer独自モデル

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IGBTのスパイスモデルの構成

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IGBT PSpice Model (ヘフナモデル) 等価回路図

dt/dQgsdt/dQdg

dt/dQmult

dt/dQds

dt/dQcerdt/dQeb

m osI

cssI bssI

multI

TI

E(S)

b(d)

G

C

e

5個のDC電流コンポーネントと6個の容量性電荷コンポーネントの構成です。

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パラメータ 説明 単位 デフォルト値

AGD ゲート・ドレイン重なり面 m^2 5E-6

AREA デバイス面積 m^2 1E-5

BVF 電子アバランシュ均一係数 N/A 1

BVN 電子アバランシュ増倍の指数部 N/A 4

CGS 単位面積当たりのゲート・ソース間容量 F/cm^2 1.24E-8

COXD 単位面積当たりのゲート・ドレイン間酸化膜容量 F/cm^2 3.5E-8

JSNE エミッタ飽和電流密度 A/cm^2 6.5E-13

KF 3極管領域係数 N/A 1

KP MOSトランスコンダクタンス A/V^2 0.38

MUN 電子移動度 cm^2/(V・S) 1.5E3

MUP 正孔移動度 cm^2/(V・S) 4.5E2

NB ベース ドーピング 1/cm^3 2E14

TAU アンビポーラ再結合寿命 s 7.1E-6

THETA 遷移電解係数 1/V 0.02

VT しきい値 V 4.7

VTD ゲート・ドレイン重なり空乏しきい値 V 1E-3

WB 金属ベース幅 m 9E-5

IGBT PSpice Model (ヘフナモデル) パラメータ

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Saturation Characteristics(飽和特性)

上記はPSpice Model Editorの画面測定データシミュレーション結果

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Saturation Characteristics

飽和特性を補正する事で、精度良くPSpice Modelを活用する事が出来ます

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MOSFET+BJT型モデル

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長所温度モデルを考慮したときの対策が可能(RC成分が抽出できる。ただし、実測データからの合わせこみが必要である)である。

SPICEによるデバイス方程式がMOSとBJTなので、電気特性において影響するパラメータが想定できるし、補正は必要な特性はABMモデルの組み込みにより対応が容易である。

短所BJTとMOSFETの双方の特性による因果関係から、パラメータの合わせこみが必要であり、高度なモデリング技術を必要とする。→PSpice AAO(最適化ツール)を活用する。

BJT+MOSFETのサブサーキット構成を用いる方式

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BJT+MOSFETのサブサーキット構成を用いる方式

DBEDE

DDSDO

85

C

RC29.7415m

81

RE

17.5m

83

82

CGE2.05n

Collector

RG

5

Gate

Emitter

M3MFIN03

Q3QOUT03

GateG

D3 DGD

R1110Meg

+-

+-

S1S

VON = 0mVVOFF = -20mVROFF = 10e9RON = 1m

G02

+ -

+ -

S2S

VON = 0mVVOFF = -20mVROFF = 10e9RON = 1m

CGD_MAX4.30E-9

R12 10Meg

G01

LE

7.50n

1 273 E

PARAMETERS:

IS = 2.51e-16NF = 1.2194BF = 4.8832CJE = 6.10nTF = 17nXTB = 1.3L = 1e-6W = 1e-6KP = 630.2292mVTO = 5.0035THETA = 4.8432mVMAX = 1.8469Meg

IGBTモデルの等価回路図 (Bee Technologies Model)

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BJT+MOSFETのサブサーキット構成を用いる方式

1. Ic-Vge characteristicにおけるパラメータの最適化

IGBTのgfeに関する特性は飽和領域において次のように表される。

μns: Surface mobility of electrons

Z: Channel width

LCH: Channel length

VTH: Threshold voltage

VGE: Applied gate voltage

COX: Gate-oxide cap. Per unit area

αPNP: Current gain of the pnp transistor

THGE

CH

OXns

PNP

fe VVL

ZCg

1

1

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BJT+MOSFETのサブサーキット構成を用いる方式

MOSFETとBJTで前ページの方程式に関係するパラメータをPSpice AAO

にて最適化する。(この例では、活性領域におけるコレクタ電流を決定するRCとその他のパラメータも一緒に最適化しているが、特性に関係しないパラメータは最適化を行っても変化が無い。

PSpice AAO

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BJT+MOSFETのサブサーキット構成を用いる方式

最適化されたパラメータ

.MODEL MFIN03 NMOS (L=1e-6 W=1e-6 LEVEL = 3 VMAX=1.8469Meg

+ THETA=4.832m VTO=5.0035 KP=630.2992m)

.MODEL QOUT03 PNP (IS=2.51e-016 NF=1.2194 BF=4.8832 CJE=6.10n

+TF=17.0n XTB=1.3)

MOSFETのETAはゲートチャージのシミュレーションにおいて誤差を与えるため、削除した。

但し、コレクタ電流が小さい領域では誤差が大きくなる。これはMOSFETのモデル自体が小信号領域に対応していない為であり、別途補正回路が必要になる。(大信号領域で合わせ込みを行った場合、問題となる)

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BJT+MOSFETのサブサーキット構成を用いる方式

2. パラメータ補正後での、その他特性を実測と比較

Ic-Vce(あるゲート電圧での)と出力特性(Vge-Vce、Ic-Vce)のシミュレーションを行い、実測あるいはデータシート記載値と比較し、誤差が大きいようであれば、再度必要なパラメータを最適化する。

3. ゲートチャージ特性(ゲート-ドレイン間容量特性)の補正Cgdの特性はVdgが正、負の値によってそれぞれ変化する。このため、実測とシミュレーションで誤差を生じる。よってG-D間に補正回路を付け加える。

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BJT+MOSFETのサブサーキット構成を用いる方式

ゲートチャージ特性でOFF期間～スイッチング期間を終了する期間までがVdg>0の期間のときで、Cgd-Vdg特性のカーブになっている領域である。スイッチング期間終了時～オン期間に入るとVdg<0となり、そのときCgdは一定値となる。ここで、Cgd-Vdg特性を表現するため、Vdg>0のとき、曲線部分、Vdg<0のとき、同図の一定容量成分Cgdmaxの値にし、Vdg=0V時のCgdmaxとCJOの値を一致させた特性に置き換える。

0Qg

Vgs

Off Period SwitchingPeriod

On Period

12V

Vds200V Simulation

Measurement

VDG>0 VDG<0

0Vdg

Cgd Use Cgdmax(const.)

Use DGD ParameterCJO=Cgdmax, M,VJ

Fig2-6 Relation of Gate on Charge Characteristic and CGD

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スイッチングタイムにはBJTのTF、BF、ゲート抵抗RGで調整可能であるが、BFは最適化済なので、残り2つのパラメータで調整した。但し、この2つのパラメータだけではtrの合わせ込みが不可能だったので、ベース抵抗RBを挿入して合わせ込みを行った。RBを挿入することで、スイッチング時のシミュレーション収束エラーも抑えることができる。

V_IC

0Vdc

M3MFIN03

Q3QOUT03

VD

600Vdc

D3 DGD

R1110Meg

+-

+-

S1S

VON = 0mVVOFF = -20mVROFF = 10e9RON = 1u

G02

+ -

+ -

S2S

VON = 0mVVOFF = -20mVROFF = 10e9RON = 1u

CGD_MAX4.30E-9

R12 10Meg

G01

PARAMETERS:

IS = 2.51e-16NF = 1.2194BF = 4.8832CJE = 6.10nTF = 21.3nXTB = 1.3L = 1e-6W = 1e-6KP = 630.2292mVTO = 5.0035THETA = 4.8432mVMAX = 1.8469Meg

RL

42.8

VG

TD = 0

TF = 10nPW = 5uPER = 20u

V1 = -15

TR = 10n

V2 = 15

RGate

100LE

7.50n

1 273 E

DBEDE

DDSDO

85

C

RC29.7415m

81

RE

17.5m

82

83CGE2.05nIC = 0

G

Collector

RG

5 Emitter R3

0.1u

0

RB

0.7

スイッチングタイムに関するパラメータの最適化

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FWD(SPICEの世界)

http://beetech-icyk.blogspot.com/2010/11/blog-post_22.html

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i

VL

Lの両端の電圧

ダイオードに流れる電流

リカバリー現象の領域

FWD

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i

VL

Lの両端の電圧

ダイオードに流れる電流

dt

diLVL

FWD

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FWD

逆回復時間の定義(IFIR法)20Copyright (C) Bee Technologies Inc. 2011

FWD IFIR法の世界

パラメータ・モデル=スタンダードモデル

ビヘイビア・モデル=等価回路モデル=プロフェッショナルモデル

Measurement Measurement

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FWD 電流減少率didt法の世界

ハード・リカバリー、ソフトリカバリーも表現出来る

黄色線⇒ハード・リカバリー赤線⇒ソフト・リカバリー

電流減少率didtモデル(=スペシャルモデルを採用)

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再現性のある電気的特性【IGBT】伝達特性飽和特性スイッチング特性出力特性【FWD】I-V特性逆回復特性← Simplorerの大きな特徴

Simplorer独自パラメータモデル

Simplorerの特徴収束性問題が発生しない。最新バージョンでは、PSpiceモデルが全て使用出来る(ABM含む)。

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Simplorer独自パラメータモデル

電流減少率法でのtrr値Simplorerの場合、モデルパラメータのみで表現出来るそして、L負荷、インバータ回路のシミュレーションの収束性も良くリアルタイムにシミュレーション出来る。

SPICEの場合、等価回路にてモデル化する→非常に複雑な等価回路モデルの為、L負荷等では、

非常に収束性が悪くなる。.OPTION等で回避をするが非常に困難である。

SPICEの弱点(逆回復特性)

ダイオードのモデルパラメータ：TT

測定方法がIFIR法でのtrr値

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伝達特性 飽和特性

スイッチング特性

出力特性

Simplorer独自パラメータモデル: IGBT本体

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FW

D1

.I [A

]

-250.00

650.00

-100.00

0

100.00

200.00

300.00

400.00

500.00

2.9000m 2.9050m2.9015m 2.9025m 2.9035mt

Qrr

FWD...

IV特性順方向

逆回復特性

Simplorer独自パラメータモデル: FWD

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PFC回路シミュレーション

IGBT+FWD

富士電機1MBH50-060

600V50A

SiC SBD

ZERO RECOVERY

RECTIFIER

Cree

CSD20060D

600V20A

27Copyright (C) Bee Technologies Inc. 2011

PFC回路シミュレーション(損失計算の方法)

28Copyright (C) Bee Technologies Inc. 2011

回路解析シミュレーション及びデバイスモデリングの情報提供

デバイスモデリング研究所(http://beetech-icyk.blogspot.com/ )

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Bee Technologies Group

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